具有屏蔽效应的存储器制造技术

一种具有屏蔽效应的半导体存储器，至少包括：多条字符线，各该字符线平行排列；一接地线控制单元；以及多个存储单元，各该存储单元包括：一主位线，与这些字符线交错垂直排列，由一控制信号而致能；一接地线，与该接 地线控制单元电连接，并与该主位线平行排列；一第一等效开关；及一第二等效开关；其中，这些存储单元中的该第ｎ存储单元的该第一等效开关与该第ｎ存储单元的该主位线及该第ｎ存储单元的该接地线连接，并受控于该第（ｎ－１）存储单元 的该控制信号；其中，这些存储单元中的该第ｎ存储单元的该第二等效开关与该第ｎ存储单元的该主位线及该第（ｎ＋１）存储单元的该接地线连接，并受控于该第（ｎ＋１）存储单元的该控制信号；其中，ｎ为正整数。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术有关于一种存储器，且特别是有关于一种具有屏蔽效应的存储器。
技术介绍
图1A所示为传统的只读存储器的等效电路图。存储器包括多个存储单元列(memory cell column)C，与相邻的子位线连接。各存储单元列C包括(m+1)个存储单元(memory cell)，并分别依据字符线WL0-WLm而致能，其中m为正整数。各个存储单元即用以存储0或1的数据。每个存储单元可为一个晶体管，在制造过程中视其所存储的数据而给予不同的阈值电压Vt。区块字符线BWL通过控制开关MB1-MB7致能该存储区块。主位线SB0、SB1及SB2分别由开关MS0、MS1及MS2而决定是否电连接到检测放大控制单元130。开关MS0、MS1及MS及分别受控于控制信号YS0、YS1及YS2。主位线SB0、SB1及SB2另外与位线控制单元110电连接，通过位线控制单元110而拉升或拉低。接地线GL0-GL3与接地线控制单元120电连接，通过接地线控制单元120而拉升或拉低。经由字符线WL0-WLm、接地线G、主位线SB与选择位线BRT与BLT的控制即可以决定所读取的存储单元。例如以读取存储单元列C5中的一个存储单元为例。对应于该存储单元的字符线WL、控制信号YS1、选择信号BRT需被致能，且接地线GL1放电至接地电平，则电流路径由主位线SB1流至接地线GL1。由检测放大控制单元将主位线SB1的电流放大，即可得知该存储单元所存储的值。需注意的是，此时主位线SB0为浮接(float)，其上的电荷亦可能流至接地线GL1，使得主位线SB1的电流变小，可能会造成误读的情况。另外，主位线SB1的电流也可能会流至其它接地线，使得主位线SB1的电流变小，亦会造成误读的情况。因此需有屏蔽的措施来预防。传统存储器可以用位线控制单元110及接地线控制单元120实现屏蔽的效果。例如在上述读取的例子中，由位线控制电路110将主位线SB0拉低，即可在接地线GL1左边形成一道屏蔽，防止主位线SB0到接地线GL1的电流；另外由接地线控制电路120将接地线GL2、GL3拉高，且由位线控制电路将主位线SB2拉高，即可在主位线SB1的右边形成一道屏蔽，避免电流误流。然而，通过位线控制单元110及接地线控制单元120实现屏蔽的措施将使电路的逻辑过于复杂。而且上述的屏蔽方法仍会有微小的漏电流产生，而影响读取的正确性，理由如后述。请照图1B，其所示为读取图1A所示的存储器的电流示意图。每个子位线为埋藏扩散层所形成，不可避免地会有电阻效应。读取存储单元列C5时，主位线SB1的电流I1流入埋藏扩散层的方向为由上至下，在节点N1的电压假设为V1；接地线GL2被接地线控制单元拉升以作为屏蔽，其电流I2流入埋藏扩散层的方向为由下至上，在节点N2的电压为V2。由于电流I1与I2的流向不同，电流I2流到节点N2时，需经过的埋藏扩散层较长，而电流I1流至节点N1所经过的埋藏扩散层较短，因此节点N2的电压V2会比节点N1的电压V1小。由于节点N1与N2之间有电压差，因此有漏电流产生，影响读取的正确性。
技术实现思路
有鉴于此，本专利技术的目的就是在提供一种简化电路的具有屏蔽效应的半导体存储器。根据本专利技术的目的，提出一种具有屏蔽效应的半导体存储器，至少包括多条字符线、接地线控制单元及多个存储单元。各存储单元包括主位线、接地线、第一等效开关及第二等效开关。主位线由一控制信号而致能。接地线与接地线控制单元电连接，并与主位线平行排列。这些存储单元中的第n存储单元的第一等效开关与第n存储单元的主位线及第n存储单元的接地线连接，并受控于第(n-1)存储单元的控制信号。第n存储单元的第二等效开关与第n存储单元的主位线及第(n+1)存储单元的接地线连接，并受控于第(n+1)存储单元的控制信号。为让本专利技术的上述目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下。附图说明图1A表示传统的只读存储器的等效电路图。图1B表示读取图1A所示的存储器的电流示意图。图2A表示依照本专利技术一优选实施例的一种具有屏蔽效应的半导体存储器的等效电路图。2B图表示读取图2A所示的存储器的电流示意图。附图标号说明110位线控制单元120、220接地线控制单元130、230检测放大控制单元具体实施方式请参照图2A，其表示依照本专利技术一优选实施例的一种具有屏蔽效应的半导体存储器的等效电路图。存储器包括多个存储单元列(memory cellcolumn)C，与相邻的子位线连接。各存储单元列C包括(m+1)个存储单元(memory cell)，并分别依据字符线WL0-WLm而致能，其中m为正整数。各个存储单元用以存储0或1的数据。每个存储单元可为一个晶体管，在制造过程中视其所存储的数据而给予不同的阈值电压Vt。区块字符线BWL通过控制开关MB1-MB7以致能该存储区块。主位线SB0、SB1及SB2分别由开关MS0、MS1及MS2而决定是否电连接到检测放大控制单元130。开关MS0、MS1及MS及分别受控于控制信号YS0、YS1及YS2。接地线GL0-GL3与接地线控制单元220电连接，通过接元线控制单元220而拉升或拉低。经由字符线WL0-WLm、接地线G、主位线SB与选择位线BRT与BLT的控制可以决定所读取的存储单元。主位线及接地线为金属层构成，子位线为埋藏扩散层(Buried Diffusion)构成。主位线及接地线通过接触孔(contact hole)而与对应的子位线连接。本专利技术的特征在等效开关ME1-ME5，通过控制等效开关ME1-ME6而实现屏蔽的效果。等效开关ME1-ME6分别连接于接地线GL0、主位线SB0、接地线GL1、主位线SB1、接地线GL2、主位线SB2及接地线GL3之间，并分别受控于控制信号YS’、YS1、YS0、YS2、YS1及YS3。在本实施例中，等效开关为晶体管。以读取存储单元列C5中的一个存储单元为例。对应于该存储单元的字符线WL、选择信号BRT需被致能，且接地线GL1放电至接地电平，控制信号YS1致能主位线SB1。则电流路径由主位线SB1流至接地线GL1。由检测放大控制单元将主位线SB1的电流放大，即可得知该存储单元所存储的值。同时，控制信号YS1致能等效开关ME2，使得主位线SB0与接地线GL1等电位，亦即为低电位，以在接地线GL1左边形成屏蔽。控制信号YS1亦致能等效开关ME5，使得主位线SB2与接地线GL2等电位，此时接地线GL2与GL3皆被接地线控制单元220拉升，使得主位线的电位也经由等效开关ME5而拉升，以在主位线SB1右边形成屏蔽。第2B图表示读取图2A所示的存储器的电流示意图。每个子位线为埋藏扩散层所形成，不可避免地会有电阻效应。读取存储单元列C5时，主位线SB1的电流I1流入埋藏扩散层的方向为由上至下，在节点N1的电压假设为V1；接地线GL2被接地线控制单元拉升以作为屏蔽，经由等效开关ME4的导通而使主位线SB2亦被拉升，其电流I2流入埋藏扩散层的方向亦为由上至下，在节点N2的电压为V2。由于电流I1与I2的流向相同，经过的埋藏扩散层相同，因此节点N2的电压V2与节点N1的电压V1相同。由于节点N1与N2之间没有电压差，因此比传统的存储器提供更好的屏蔽本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：李文杰，陈张庭，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：