晶片级涂覆的铜柱状凸起制造技术

揭示了一种用于形成半导体管芯封装的方法。在一个实施例中，该方法包括形成包含半导体器件的半导体管芯。采用镀敷工艺将多个铜凸起形成于半导体管芯上。粘合层形成于每个铜凸起上，且贵金属层形成于每个铜凸起上。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
相关申请的对照本申请是非临时的并且是要求2002年3月12日提交的美国专利申请No.60/363789的权利和利益。该美国临时专利申请在此整体并入以供参考。
技术介绍
有许多方法在半导体管芯上形成导电凸起。一种方法包括使用使用缝合球上接合(BSOB)线路接合工艺。该技术被广泛地用于管芯到管芯的接合。它包括将金球凸起放置和接合于位于硅管芯上的接合垫上线路的一端。线路的另一端处的另一个金球用超声能被接合到引线框架上，随后在金凸起的顶部执行楔接合工艺。采用BSOB工艺具有一些问题。首先，BSOB工艺很慢且很难进行。第二，球凸起工艺的高压引起接合成坑。“成坑”是一缺陷，其中一部分管芯由于过量的超声线路接合能而被撕松。第三，很难一贯地产生均匀成形的金球。另一种方法包括在硅管芯上形成碰撞缓冲的铜柱状凸起。在铜柱状凸起形成过程期间，碰撞缓冲的铜柱状凸起保护硅管芯不破裂。该过程使用铜线以便在硅管芯上形成铜柱状凸起。存在与碰撞缓冲的铜柱状凸起过程有关的一些问题。首先，与上述金球过程相同，该凸起过程很缓慢并很难执行。第二，所形成的铜柱不受保护并倾向于氧化。在铜柱与无铅焊料一起使用时，铜柱状凸起中铜氧化物的存在会增加过度金属间化合物形成的危险。另一种方法描述于Strandjord等人的“Low Cost Wafer Bumping Process forFlip Chip Applications(用于倒装芯片应用的低成本晶片凸起工艺)(EletrolessNickel-Gold/Stencil Printing(无电镍-金/模板印刷))”。在该文献中，描述了焊料凸起晶片的低成本方法。将可焊接无电镍膜沉积于铝垫上。镍被镀敷到所需高度，且镍层由金的波浸没层涂覆。这种低成本晶片凸起过程具有一些问题。首先，在该过程中，镍被用作凸起材料。期望更高的电阻，因为镍具有比铜高的电阻。镍还比铜更硬，因此Strandjord等人所描述的实施例更倾向于在线路接合期间接合成坑。本专利技术的实施例解决了这些问题和其它问题。
技术实现思路
本专利技术的实施例针对凸起的半导体管芯和用于形成凸起的半导体管芯的方法。本专利技术的一个实施例针对一种方法，它包括(a)使用镀敷工艺在半导体管芯上形成多个铜凸起，其中半导体管芯包括半导体器件；(b)在多个铜凸起中的每个铜凸起上形成粘合层；以及(c)在多个铜凸起中的每个铜凸起上形成贵金属层，其中粘合层位于贵金属层和铜凸起之间。本专利技术的另一个实施例针对一种方法，它包括(a)使用镀敷工艺在半导体管芯上形成多个铜凸起，其中半导体管芯包括半导体器件；(b)在多个铜凸起中的每个铜凸起上形成包含镍的粘合层；(c)在多个铜凸起中的每个铜凸起上形成包含金的抗氧化层，其中粘合层位于抗氧化层和铜凸起之间以形成被涂覆的铜凸起；以及(d)使用焊料将所述被涂覆的铜凸起接合到电路基板的导电区。本专利技术的另一个实施例针对一种半导体管芯封装，它包括(a)半导体管芯，它包括半导体器件；(b)所述半导体管芯上的镀敷的铜凸起，所述镀敷的铜凸起具有一顶面；(c)所述被镀敷的铜凸起的至少顶面上的粘合层；以及(d)所述粘合层上的抗氧化层。以下进一步详细描述本专利技术的这些和其它实施例。附图概述附图说明图1示出根据本专利技术实施例的铜柱状凸起的半导体管芯的透视图。图2示出图1所示的铜柱状凸起的半导体管芯的侧视图。图3示出涂覆的铜柱状凸起的剖视图。图4示出连接到电路基板的导电区上的焊料的被涂覆的铜柱状凸起的剖视图。具体实施例方式本专利技术的一个实施例针对凸起的半导体管芯。半导体管芯包括一半导体器件。镀敷过的铜凸起位于半导体管芯上并具有一顶面。粘合层至少位于镀敷过的铜凸起的该顶面上，且抗氧化层位于粘合层上。抗氧化层、粘合层和镀敷过的铜凸起一起可形成被涂覆的铜凸起。在半导体管芯上可以有许多被涂覆的铜凸起。图1和2示出根据本专利技术实施例的凸起的半导体管芯100。该凸起的半导体管芯100包括半导体管芯18上的多个被涂覆的铜凸起30。每个被涂覆的铜凸起30都包括被镀敷的铜凸起、粘合层和抗氧化层。每个被涂覆的铜凸起30都具有图1和2中的圆柱形，但在本专利技术的其它实施例中被涂覆的铜凸起可以具有其它形状。半导体管芯18可以包括任何合适的材料(例如，硅，砷化镓)并可以包括任何合适的有源或无源的半导体器件。例如，半导体管芯可以包括金属氧化物场效应晶体管(MOSFET)，诸如功率MOSFET。MOSFET可以具有平面的或沟槽的栅极。沟槽的栅极是优选的。包含沟槽栅极的晶体管元件比平面栅极窄。此外，MOSFET可以是垂直MOSFET。在垂直MOSFET中，源极区和漏极区位于半导体管芯的相对侧，从而晶体管中的电流垂直地流过半导体管芯。例如，参考图1和2，被涂覆的铜凸起12(a)可以对应于半导体管芯18中垂直MOSFET的栅极区，而另一个被涂覆的铜凸起12(b)可以对应于垂直MOSFET的源极区。MOSFET的漏极区可以位于与被涂覆的铜凸起12(a)、12(b)相对的半导体管芯18的一侧。如以下将进一步详细描述的，在它形成之后，凸起的半导体管芯100可以进一步被处理为半导体管芯封装，例如这可以是BGA型封装或使用接合线的封装。在半导体管芯封装的一个实例中，凸起的半导体管芯100可以安装到引线框架上，从而半导体管芯中MOSFET的漏极区与引线框架的管芯附着垫接触。线路可用于将与MOSFET的源极区和栅极区相对应的被涂覆铜凸起接合到引线框架中各引线的内部。随后，可以将线路、凸起半导体管芯100和引线框架的内部密封在模制化合物中以形成半导体管芯封装。在半导体管芯封装的第二实例中，凸起的半导体管芯100可以被颠倒并可以用焊料安装到载体基板以形成半导体管芯封装。载体基板可以具有任何合适数量的输入和输出连接。图3示出半导体管芯18上的被涂覆的铜凸起30。钝化层16和导电垫32位于半导体管芯18中导电垫32可以包括(例如)铝或者其合金，同时钝化层16可以包括任何合适的电介质材料。被涂覆的铜凸起30包括镀敷过的铜凸起22、粘合层24和抗氧化层26。粘合层24位于抗氧化层26和镀敷过的铜凸起22之间。如图3所示，镀敷过的铜凸起22可以具有顶面和侧表面。粘合层24和抗氧化层26可以覆盖镀敷过的铜凸起22的至少顶面。图3中，粘合层24和抗氧化层26覆盖镀敷过的铜凸起22的顶面和侧表面。采用镀敷工艺形成镀敷过的铜凸起22。实例性的镀敷工艺包括镀敷或无镀敷。用于镀敷和无镀敷的合适工艺条件是本
内的普通技术人员已知的。镀敷过的铜凸起22可以包括铜合金或基本纯铜。在某些实施例中，镀敷过的铜凸起22可以大于约25微米厚(例如，大于约30或约50微米厚)。粘合层24可以包括诸如镍(或镍合金)的金属，且在某些实施例中粘合层的厚度范围可以从约1到约4微米。可以位于粘合层中的其它合适材料可以包括Cr、Ti、Ti/W、Pd和Mo(及其合金)。抗氧化层26可以包括诸如贵金属(例如，Au、Ag、Pd、Pt及其合金)的金属。在某些实施例中，抗氧化层26可以具有约400埃到约2微米之间的厚度。抗氧化层26是可焊接的并防止氧化。如果凸起的半导体管芯100要与电路基板一起使用，可以将凸起的半导体管芯100颠倒并用焊料安装到电路基板的导电区。例如，参考图3和4，在本文档来自技高网...

【技术保护点】
一种方法，其特征在于，包括：（ａ）使用镀敷工艺在半导体管芯上形成多个铜凸起，其中半导体管芯包括半导体器件；（ｂ）在所述多个铜凸起中的每个铜凸起上形成粘合层；以及（ｃ）在所述多个铜凸起中的每个铜凸起上形成抗氧化层，其中 粘合层位于抗氧化层和铜凸起之间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：R约史，C汤普茨，EVR克鲁茨，
申请(专利权)人：费查尔德半导体有限公司，
类型：发明
国别省市：US[美国]