可编程逻辑设备以及其设计方法技术

技术编号:3237475 阅读:129 留言:0更新日期:2012-04-11 18:40
一种可编程逻辑设备包括功耗和面积可以减少的可编程元件。可编程逻辑设备(101)包括:第一逻辑元件(102);和第二逻辑元件(104),其具有与所述第一逻辑元件(102)相同的逻辑,但是其操作速度的设计上限低于第一逻辑元件(102)的操作速度的设计上限。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及包括按照行和列排列的多个可编程逻辑元件的可编程逻辑设备,以及其设计方法。
技术介绍
近来,由于进行信息处理终端中的信息处理的需要已经多样化,使得通信系统和信号处理的标准变化万千,所以产品的生命周期趋于变得越来越短。具有能够通过程序改变的功能的设备在应对产品生命周期缩短上是有用的。DSP(数字信号处理器)和微处理器是这些设备的示例。在DSP或微处理器中,可以改变指令程序以提供指令级别上的程序自由度。然而,DSP或微处理器在处理性能上劣于限于特定使用目的的ASIC(专用IC)。因此,具有允许通过程序而灵活地改变的电路配置的可编程逻辑设备,作为具有ASIC的处理性能和微处理器的可编程能力二者的设备,已经引起注意。尽管存在几类可编程逻辑设备,但FPGA(现场可编程门阵列)是可编程逻辑设备的代表。尽管这些设备都具有可通过程序改变每个设备的电路配置的长处,但是这些设备与ASIC设备相比具有面积增加、耗电量增加等的短处。另一方面,作为用于减少可编程逻辑设备面积的方法,例如存在如下的方法(见专利文献1)。在专利文献1中,用于连接可编程逻辑设备上的逻辑元件的配线资源(wiring resource)形成于两个配线资源,即具有称为“正常速度”的通信速度的第一资源、和具有比第一资源的通信速度高的通信速度的第二资源。至于这两个资源的比例,第一资源占有大部分的配线资源,而第二资源占有其一小部分。这样,当第二资源用于仅需要高速通信的配线的那部分而第一资源用于正常通信时,不需要根据高速来设计所有配线,使得由高速设计引起的面积增加得到抑制。专利文献1国际专利公开No.2002-538634
技术实现思路
然而,根据专利文献1的可编程逻辑设备尽管具有逻辑元件之间的配线面积减少和耗电量减少的效果,但具有相同配置的所有逻辑元件。也就是说,没有考虑逻辑元件本身(即逻辑元件的内部结构)的改进。因此,当考虑利用可编程逻辑设备的某些应用实现时,即使该应用被分离为两个处理块,即以高速处理的处理块和以低速处理的处理块,该逻辑元件仍旧需要被设计为支持需要最高速度的电路块。结果是,为高速设计的逻辑元件也用于以低速操作的电路块,使得不可能实现低耗电量。此外,由于所有逻辑元件都被设计用于高速,所以形成了面积浪费。这样,在可编程逻辑设备的面积减少和耗电量减少方面仍旧存在改进空间。此外,存在以下的特别关于耗电量的问题。通常用下面的公式给出半导体设备所消耗的电功率PP=α·C·V2·f+Ileak·V公式1(α比例系数;C栅电容和配线电容的和;f时钟频率;Ileak泄漏电流的和)前述公式(1)的第一项示出了设备操作时的耗电量,而前述公式(1)的第二项示出了由泄漏电流引起的耗电量,泄漏电流是当设备关断时的电流。随着近来精细半导体工艺的发展,泄漏电流引起的耗电量与操作时的耗电量相比已经不可忽视地增加了。考虑到耗电量的减少,泄漏电流的减少是如上所述的重要因子。然而,对于专利文献1中描述的可编程逻辑设备,仅考虑了前述公式(1)的第一项中有关C的操作时的耗电量,而没有考虑由泄漏电流引起的耗电量。为了解决前述问题,本专利技术的一个目的是实现具有小面积和低耗电量的可编程逻辑设备。为了解决这些问题,第一专利技术提供了包括可编程逻辑元件阵列的可编程逻辑设备,该可编程逻辑设备的特征在于所述逻辑元件包括第一逻辑元件,具有预定逻辑;和第二逻辑元件,具有与所述第一逻辑元件相同的逻辑,但是具有被设计为比第一逻辑元件的操作速度上限低的操作速度上限。此外,第二专利技术的特征在于,每个第二逻辑元件使用阈值电压比使用在每个第一逻辑元件中的晶体管高的晶体管。此外,第三专利技术的特征在于第二逻辑元件具有与第一逻辑元件的布局结构不同的布局结构。此外,第四专利技术的特征在于第一逻辑元件是由具有第一时钟频率的时钟信号操作的;以及第二逻辑元件是由具有低于第一时钟频率的第二时钟频率的时钟信号操作的。此外,第五专利技术的特征在于第一逻辑元件被共同排列在一个地方。此外,第六专利技术的特征在于第一逻辑元件被排列在中心部分;而相对于排列所述第一逻辑元件的区域,第二逻辑元件被排列在外围部分。此外,第七专利技术的特征在于第二逻辑元件被排列在中心部分;而相对于排列第二逻辑元件的区域,第一逻辑元件被排列在外围部分。第八专利技术提供了一种设计由可编程逻辑元件阵列形成的可编程逻辑设备的方法,该方法的特征在于包括以下步骤设计具有预定逻辑的第一逻辑元件;和设计第二逻辑元件,其具有与第一逻辑元件相同的逻辑,但是具有被设计为比第一逻辑元件的操作速度上限低的操作速度上限。根据第一专利技术,可以以这样的方式实现应用用第一逻辑元件实现要求高速的电路部分,而用第二逻辑元件实现低速操作的电路部分。因此,与所有电路都是用支持高速的第一逻辑元件实现的情况相比,可以以小面积和低耗电量实现该应用。根据第二专利技术,增加了在要实现的应用中低速操作电路部分中的第二逻辑元件的每个晶体管的阈值电压,使得可以减少泄漏电流从而进一步实现更低的耗电量。根据第三专利技术,可以以这样的方式实现应用用第一逻辑元件实现要求高速的电路部分,而用第二逻辑元件实现低速操作的电路部分。因此,与所有电路都是用第一逻辑元件实现的情况相比,该应用可以以更小的面积和更低的耗电量实现。根据第四专利技术,具有低速时钟频率的时钟信号被供应到为低速操作设计的逻辑元件,使得可以抑制高速时钟频率所引起的耗电量,以便进一步实现更低的耗电量。根据第五方面,当用第一逻辑元件实现将实现的应用中的要求高速的电路部分时,可以有效地将配线(wire)排列在需要高速通信的第一逻辑元件之间,从而在映射时实现可编程逻辑设备面积的减少。根据第六方面,对于要求高速处理性能的应用,要求高速操作的电路被共同布置在中心部分,使得可以有效地将配线排列在逻辑元件之间。因此,可以以小面积实现应用。具体地,对于需要高速控制以低速执行并行处理的电路部分的应用,执行高速控制的电路部分被共同布置在中心部分,所以可以有效地进行映射。根据第七专利技术,在要求高速外部输入/输出的应用中要求高速信号处理的电路部分被布置为接近外部输入/输出,使得可以将配线有效地排列在逻辑元件之间。因此,可以以小面积实现所述应用。具体地,可以有效地映射下述应用,该应用由于从/向外面输入/输出大量的数据而需要高速处理,并且其中各处理由于其高并行度而彼此独立。根据第八专利技术,可以制造具有小面积和低耗电量的根据第一专利技术的可编程逻辑设备。附图说明图1是示出根据本专利技术的第一实施例的可编程逻辑设备的配置视图;图2是安装在图1中描绘的可编程逻辑设备上的逻辑元件的方框图;图3是示出根据本专利技术的第二实施例的可编程逻辑设备的配置视图;以及图4是示出根据本专利技术的第三实施例的可编程逻辑设备的配置视图。具体实施例方式下面将参考附图描述本专利技术的实施例。第一实施例图1是示出根据第一实施例的可编程逻辑设备的配置视图。在图1中,可编程逻辑设备101包括区域1(103)、区域2(105)、配线106、时钟生成块107、和外部I/O块108。区域1(103)包括所排列的多个第一逻辑元件102。区域2(105)包括所排列的多个第二逻辑元件104。尽管每个第二逻辑元件104具有相同的逻辑结构并起每个第一逻辑元件102的作用,但是每个第二逻辑元件10本文档来自技高网
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【技术保护点】
一种包括可编程逻辑元件阵列的可编程逻辑设备,所述可编程逻辑设备的特征在于所述逻辑元件包括:第一逻辑元件,具有预定逻辑;和第二逻辑元件,具有与所述第一逻辑元件相同的逻辑,但是具有被设计为比所述第一逻辑元件的操作速度上限低的操作 速度上限。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员:森敦弘丸井信一冈本稔
申请(专利权)人:松下电器产业株式会社
类型:发明
国别省市:JP[日本]

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