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LDMOS及集成LDMOS与CMOS的半导体器件制造技术

技术编号:3235669 阅读:329 留言:0更新日期:2012-04-11 18:40
本发明专利技术提供一种LDMOS及集成LDMOS与CMOS的半导体器件,其中集成LDMOS与CMOS的半导体器件,包括设于一半导体衬底上一CMOS和一LDMOS,其特征在于该LDMOS包括:一位于该衬底表面的沟道,位于该沟道上的一栅极,一源/漏极,该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区和一紧挨着该轻掺杂区的重掺杂区;一与所述源/漏极掺杂类型相反的反向掺杂阱,该反向掺杂阱位于该沟道下方且完全包含该沟道;一与所述源/漏极掺杂类型相反的反向掺杂区,该反向掺杂区位于所述源/漏极的重掺杂区和所述反向掺杂阱之间。本LDMOS充分利用CMOS已有的工艺,大大减化掩模层数。本发明专利技术提供的LDMOS具有开关速度快,导通电阻小,寄生电容低,成本低等优点。

【技术实现步骤摘要】

本专利技术涉及LDMOS及集成LDM0S与CMOS的半导体器件。具体来说是横向扩散型金属氧化 物半导体晶体管(LDMOS)及其与CMOS工艺的集成。
技术介绍
互补型金属氧化物半导体晶体管(CMOS, Complementary Metal Oxide Semiconductor) 器件被广泛应用于微电子领域。通常用于逻辑器件、存储器等。除CM0S外,横向扩散型金属 氧化物半导体晶体管(LDMOS, Laterally Diffused Metal Oxide Semiconductor)也被广泛 用于微电子工业领域。LDMOS通常用于微电子领域中的电源管理。电源管理是指一些电路组合 用于控制电能的转换和输送到相应的负载。这个负载可以是任何芯片、系统或子系统,如微 处理器芯片、浮点处理器、光学器件、微电机系统等。CMOS工艺在数字技术的推动下,最小栅极线宽变得越来越小,氧化层厚度也相应越来越 薄,这样做使得单位面积上CMOS集成度越来越高,同时也使得相应的CMOS速度越来越快。 LDMOS通常由于击穿电压远远高于CMOS,通常采用相对CMOS来说落后几代的工艺。而且氧化 层厚度也不同于标准的CMOS工艺。近几年来有一种趋势将CMOS和LDMOS集成到同一块半导 体衬底上。由于CMOS和LDMOS有各自不同的工艺,把它们集成到一起并不容易。通常集成到 一起的CMOS和L匿OS拥有各自不同的氧化层厚度,也有不同的最小线宽。而且往往是L匿OS 的最小栅极线宽比CMOS的要大几倍。近来出现了一些LDMOS与CMOS拥有相同氧化层厚度的工艺,但通常是与一些比较老的 CMOS工艺集成,如0. 5微米甚至更老。而且尽管如此,LDMOS的最小栅极线宽还是比CMOS大 了几倍。当LDMOS最小栅极线宽比CMOS大时,说明该LDMOS并没有完全利用先进的CMOS工 艺技术来优化LDMOS的指标。而只是完成了一个两套工艺的简单合并。这样的LDMOS驱动起 来须耗费大量的能量,导通关闭的速度也非常慢,因而开关频率很低,如300千赫滋。而且由 于LDMOS的沟道长,沟道电阻也大,再加上许多设计规则是旧线程,使得L函OS占的面积很 大,由于与CMOS集成后的工艺掩膜数比单独的LDMOS的掩膜数要多许多,集成后的LDMOS成 本往往比独立的非集成的LDMOS器件要高。
技术实现思路
本专利技术的目的在于,提供一种新的LDMOS及集成LDMOS与CMOS的半导体器件。该器件能 充分利用CMOS的先进工艺来优化LDM0S指标。本专利技术提供一种LDMOS,包括一半导体衬底, 一位于该衬底表面的沟道,以及位于该沟道 上的一栅极,其特征在于还包括 一源/漏极,该源/漏极包含一位于所述沟道旁且紧挨着该 沟道的轻掺杂区和一紧挨着该轻掺杂区的重掺杂区; 一与所述源/漏极掺杂类型相反的反向掺 杂阱,该反向掺杂阱位于该沟道下方且完全包含该沟道; 一与所述源/漏极掺杂类型相反的反 向掺杂区,该反向掺杂区位于所述源/漏极的重掺杂区和所述反向掺杂阱之间。本专利技术还提供另一种LDMOS,包括一半导体衬底, 一位于该衬底表面的沟道,以及位于该 沟道上的一栅极,其特征在于还包括 一源/漏极,该源/漏极包含一位于所述沟道旁且紧挨 着该沟道的轻掺杂区和一紧挨着该轻掺杂区的重掺杂区; 一与所述源/漏极掺杂类型相反的反 向掺杂阱,该反向掺杂阱位于该沟道下方且完全包含该沟道; 一与所述源/漏极掺杂类型相同 的另一掺杂区,该另一掺杂区包围所述源/漏极的重掺杂区和轻掺杂区及所述反向掺杂阱。本专利技术还提供一种集成LDM0S与CMOS的半导体器件,包括设于一半导体衬底上一 CMOS 和一 LDM0S,所述CMOS包括一 丽0S和一 PM0S,所述LDM0S包括一 N-LDM0S和一 P-LDM0S,其特 征在于所述N-LDM0S和所述P-LDM0S分别包括 一位于该衬底表面的沟道,位于该沟道上的 一栅极,一源/漏极,该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区和一紧挨着该 轻掺杂区的重掺杂区;一与所述源/漏极掺杂类型相反的反向掺杂阱,该反向掺杂阱位于该沟道下方且完全包含 该沟道;一与所述源/漏极掺杂类型相反的反向掺杂区,该反向掺杂区位于所述源/漏极的重掺杂 区和所述反向掺杂阱之间。本专利技术还提供一种集成LDM0S与CMOS的半导体器件,包括设于一半导体衬底上一 CMOS 和一 LDM0S,所述CMOS包括一 麵0S和一 PM0S,所述LDM0S包括一 N-LDM0S和一 P-LDM0S,其特 征在于所述N-LDM0S和所述P-LDMOS分别包括 一位于该衬底表面的沟道,位于该沟道上的 一栅极,一源/漏极,该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区和一紧挨着该 轻掺杂区的重掺杂区;一与所述源/漏极掺杂类型相反的反向掺杂阱,该反向渗杂阱位于该沟道下方且完全包含 该沟道;一与所述源/漏极掺杂类型相同的另一掺杂区,该另一掺杂区包围所述源/漏极的重掺杂 区和所述轻掺杂区及所述反向掺杂阱。本专利技术也同时描述了如何将本LDMOS与CMOS工艺集成。从工艺流程可以看出,本LDM0S 充分利用CM0S (BiCM0S)已有的工艺,大大减化掩膜层数。本专利技术提供的LDM0S具有开关速度快,导通电阻小,寄生电容低,成本低等优点。附图说明图1到图13为制成本专利技术半导体LDM0S及集成LDM0S与CMOS的半导体器件主要工艺流 程剖面图14到图17为单边高压的P-LDM0S和N-LDM0S;图18为图14所示器件变成源极和漏极都能承受高压的对称器件结构示意图。具体实施方式 实施例一一种LDM0S如图14、图15中所示,包括一 P—LDM0S和一 N—LDM0S,共同位于一半导体 衬底211上,所述P-LDM0S和N-LDM0S各自包括一位于该衬底211表面的沟道,以及位于该 沟道上的一栅极270, 一源/漏极,该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂 区256、 257和一紧挨着该轻掺杂区256、 257的重掺杂区266、 267; —与所述源/漏极惨杂类 型相反的反向掺杂阱241、 242,该反向掺杂阱241、 242位于该沟道下方且完全包含该沟道; 一与所述源/漏极掺杂类型相反的反向掺杂区235、 236,该反向掺杂区235、 236位于所述源/ 漏极的重掺杂区266、 267和所述反向掺杂阱241、 242之间。图14示出所述LDM0S在P型外延层上实现。在所述衬底211上还设有一 P型外延层222, P—LDM0S和N—LDM0S的沟道位于该外延层222表面,所述N—LDM0S的源/漏极是N型轻掺杂 区257和N型重掺杂区267,所述N—LDM0S的反向掺杂阱242是P型阱,所述N—LDM0S的反 向掺杂区236是由P型掺杂区或由P型外延层222形成的,其掺杂浓度低于所述反向掺杂阱 242。所述P—LDM0S的源/漏极是P型轻掺杂区256和P型重掺杂区266,所述P—LDM0S的反 向掺杂阱241是N型阱,所述P—LDM0S的反向掺杂区235是由N型掺杂区,其掺杂浓度低于 所述反向惨杂阱241。如图14,当外延层为P型时,所述P-LDM0S已通过N型反向掺杂区235与同外本文档来自技高网
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【技术保护点】
一LDMOS,包括一半导体衬底,一位于该衬底表面的沟道,以及位于该沟道上的一栅极,其特征在于还包括: 一源/漏极,该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区和一紧挨着该轻掺杂区的重掺杂区; 一与所述源/漏极掺杂类型相反的反向掺杂阱,该反向掺杂阱位于该沟道下方且完全包含该沟道; 一与所述源/漏极掺杂类型相反的反向掺杂区,该反向掺杂区位于所述源/漏极的重掺杂区和所述反向掺杂阱之间。

【技术特征摘要】

【专利技术属性】
技术研发人员:谭健
申请(专利权)人:谭健
类型:发明
国别省市:31[中国|上海]

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