应变沟道半导体结构制造技术

本实用新型专利技术是关于一种应变沟道半导体结构，包括：一基底，由具有第一自然晶格常数的一第一半导体材料所构成；一沟道区，设置于基底内；一堆栈栅极，设置于沟道区上，其包含有依序堆栈于沟道区上的一栅极介电层及一栅电极；以及一对源／漏极区，对称地设置于邻近于沟道区的基底中，其中各源／漏极区包括包含具有相异于第一自然晶格常数的第二自然晶格常数的第二半导体材料及具有相对于堆栈栅极的一内部侧及一外部侧的一晶格不相称区，而至少一外部侧横向地接触构成基底的第一半导体材料。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术是有关于一种半导体结构，且特别是有关于一种应变沟道(strained-channel)半导体结构。
技术介绍
近十几年来，随着金氧半导体场效应晶体管(metal-oxide-semiconductor field effect transistor，MOSFET)尺寸的缩小，包括栅极长度与栅极氧化层厚度的缩小，已使得持续改善速度效能、密度与每单位IC(integrated circuits)成本成为可能。为了更进一步提升晶体管的效能，可利用在晶体管沟道的应变(strain)来改善载子迁移率及达到组件缩小的目的。以下介绍几个使沟道区应变的既有方法常见方法之一为，如1992年12月于加州旧金山所举行的InternationalElectron Devices Meeting所发表刊物中第1000-1002页处，由J.welser等人于标题为“NMOS and PMOS transistors fabricated in strainedsilicon/relaxed silicon-germanium structures”的论文中，将一松散硅锗(SiGe)缓冲层110提供于沟道区126的下方，如图1a所示。而于图1b与图1c中，则利用一相异晶格常数的简单区块来显示于缓冲层110内的松散锗化硅层114与应变硅层130间的横截面。于图1b中，区块135表示硅的自然晶格常数，其晶格常数比区块115中锗化硅的自然晶格常数为小；而在图1c中，当一磊晶硅薄膜(区块135)成长在松散锗化硅层114(区块115)上时，区块135中硅的单位晶格136藉由横向延伸而产生一二维上的拉伸应变(biaxial tensile strain)，使上述磊晶硅薄膜转变为如图1a所示的应变硅层130。于图1a中，形成于应变硅层130上的一晶体管具有处于此二维上的拉伸应变的沟道区126。于此法中，松散锗化硅层114是作为将应变传入沟道区126下的一应力区(stressor)。而于此例中，此应力区是设置于沟道区126的下方。藉由上述二维上的拉伸应变的硅沟道的影响，整个晶体管中电子与电洞的迁移率可有显著的改善。而于上述方法中，磊晶硅层130是于晶体管形成前先行应变。因此，上述方法需特别注意之处在于后续CMOS的高温制程所可能导致的应变松散(strain relaxation)。另外，由于锗化硅缓冲层110的厚度是以微米等级的速度成长，所以此法可说是非常昂贵。此外，于松散锗化硅层114中存在许多差排(dislocation)现象，有些还会增生到应变硅层130中而导致高缺陷密度，进而使晶体管效能受到负面的影响。此外，于2000年的Simulation of Semiconductor Processes and Devices(SISPAD)期刊中第151-154页处，Ouyang等人于标题为“Two-dimensionalbandgap engineering in a novel Si/SiGe pMOSFET with enhanced deviceperformance and scalability”的论文中则揭露了具有锗化硅源/漏极以及锗化硅量子井沟道(quantum well channel)的一pMOSFET。再者，A.Murthy等人于标题为“Semiconductor transistor having astressed channel”的美国第2003/0080361号专利申请案中则揭露了另一种藉由设置于沟道区的邻近侧边上的应力区(stressor)而于沟道区内形成应变的方法，并揭露了如图2中所示结构。图2中显示了具有栅极结构G的一半导体晶体管的剖面情形，在此于栅极结构G中堆栈栅极203的组件则省略以简化图标。在此，堆栈栅极203是设置于如硅基底200的一半导体基底的表面上且位于设置于硅基底200内的两隔离区202之间。此外，两掺杂区204a及204b则设置于介于隔离区202间的硅基底200内并位于堆栈栅极203的对称侧。沟道区208则形成于掺杂区204a及204b间的硅基底200内，而包含硅、锗及硼的膜层206a及206b则磊晶地形成于设置于堆栈栅极203对称侧的掺杂区204a及204b上的各别区域并作为应力区(stressor)。然而，于如此的半导体晶体管中，膜层206a及206b对应于沟道区208的外部侧与邻近的隔离区202完全接触且各应力区(膜层206a及206b)对于沟道区208所造成的应变则将为其邻近的隔离区202所缓冲，以至于无法最佳化沟道区208中的应变且其内应变将为的减低。图3为图2中区域210的放大情形，用以说明邻近于应力区(例如膜层206a)的隔离区202及部分沟道区(即掺杂区204a及其邻近的沟道区208)内的原子排列情形。此时，掺杂区204a包含相同于硅基底200的材料，而其内的原子排列情形即为具有自然晶格常数的硅原子210的排列。在此，于膜层206a内，其原子排列则如具有大于其邻近的掺杂区204a内硅原子210的自然晶格常数的另一自然晶格常数且由磊晶形成的锗化硅(SiGe)原子212的排列。此外，膜层206a亦接触其左侧的隔离区202。上述隔离区202通常为如二氧化硅214的非晶(amorphous)材料所填满，故无法于隔离区202内的非晶材料及膜层206a间形成具有适当原子排列的异质接面(hetero-junction)。因此，位于隔离区202内如二氧化硅214的非晶材料与应力区内材料将无法依照特定方式而排列。再者，填入于隔离区202的二氧化硅214具有较沟道区(如掺杂区204a与沟道区208)内硅材料较小的杨氏系数(约为69GPa，硅约为170GPa)，故于固定张力下将导致较大的应变。因此，填入有二氧化硅的隔离区202将较沟道区内硅材料更具有挤压性及延展性，而藉由应力区(如膜层206a)提供至邻近掺杂区204的沟道区208的应变将部分为此邻近隔离区202的二氧化硅所缓冲(buffered)，以至于无法最适化沟道区208中的应变且将减低其内的应变。因此，本技术提供了一种应变沟道半导体结构，其藉由改善内部应力区的位置及相关设计以改善于沟道区内的应变。
技术实现思路
有鉴于此，本技术的主要目的在于提供一种具有应变沟道晶体管的一半导体结构。本技术的另一目的在于提供具有由多个应变沟道晶体管所组成的一晶体管数组的一应变沟道半导体结构，其中邻近各应变沟道晶体管的源/漏极区内的材料晶格不相称于其沟道区内的材料。本技术的另一目的在于提供一种具有至少一应变沟道晶体管的应变沟道半导体结构，其中其端处内的晶格不相称区的外部侧横向地接触其邻近基底的第一半导体材料以使得施加于应变沟道区的应变无法为其邻近的隔离区材料所缓冲。为达上述目的之一，本技术提供了一种应变沟道半导体结构，包括一基底，由具有第一自然晶格常数的一第一半导体材料所构成；一沟道区，设置于基底内；一堆栈栅极，设置于沟道区上，其包含有依序堆栈于沟道区上的一栅极介电层及一栅电极；以及一对源/漏极区，对称地设置于邻近于沟道区的基底中，其中各源/漏极区包括包含具有相异于第一自然晶格常数的第二自然晶格常数的第二半导体材料及具有本文档来自技高网...

【技术保护点】
一种应变沟道半导体结构，其特征是，包括：　　　　一基底，由具有第一自然晶格常数的一第一半导体材料所构成；　　　　一沟道区，设置于该基底内；　　　　一堆栈栅极，设置于该沟道区上，其包含有依序堆栈于该沟道区上的一栅极介电层及一栅电极；以及　　　　一对源／漏极区，对称地设置于邻近于该沟道区的基底中，其中各源／漏极区包括包含具有相异于该第一自然晶格常数的第二自然晶格常数的第二半导体材料及具有相对于该堆栈栅极的一内部侧及一外部侧的一晶格不相称区，而至少一外部侧横向地接触构成该基底的第一半导体材料。

【技术特征摘要】
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【专利技术属性】
技术研发人员：林俊杰，杨育佳，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：实用新型
国别省市：71[中国|台湾]