高压元件的周边制造技术

一种在一部分绝缘体上的半导体衬底中形成元件的方法，特征在于：侧壁由绝缘层与所述部分内部的周边区隔开，并重掺杂成与所述衬底相同的导电类型。与所述壁同时在衬底表面的保护层上形成导电板，所述板与周边区电接触，所述板在所述周边区上相对于壁向所述部分内部延伸，超出了周边区和衬底之间的界限上的位置。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及硅晶片中分立元件的制造。更具体地，本专利技术涉及绝缘体上硅晶片中高压元件的周边。
技术介绍
图1A-1D示出了在绝缘体上硅(SOI)半导体衬底中形成高压分立元件不同步骤的简化局部剖面图。如图1A所示，工艺起始于第一导电类型，例如N型的单晶硅衬底1。衬底1包括相同类型N的重掺杂掩埋层2，位于通常为氧化硅的绝缘层3上，由第二导电类型例如P的下单晶硅衬底4支撑。通常通过胶合两个由绝缘体隔开的硅晶片并对准其中一个晶片形成该组件。如图的右部所示，例如在衬底1上已经形成要形成的元件的一个或几个组成部分，轻掺杂的p型阱5。注入阱5之后在衬底1的整个露出表面上形成保护层6，通常为氧化硅。如图1B所示，由与绝缘层3连接的沟槽7限定分立元件的周边。所沟槽7用于分开，即隔离两个相邻的元件。例如，考虑到沟槽7用于元件与衬底1的未使用部分(图中的左部)隔开，衬底的未使用的部分由另一沟槽(未示出)与另一元件(未示出)隔开。开出沟槽7之后掺杂它的边缘。重掺杂N型区8沿沟槽7的壁借助垂直区9连接掩埋层2，重掺杂N型区8由此在衬底1的表面元件的周边处形成。然后通常为热氧化硅的绝缘层10形成在沟槽7的壁上。然后，如图1C所示，淀积材料完全填充沟槽7。材料优选绝缘或非晶材料，通常为未掺杂的多晶硅。然后通过化学机械抛光(CMP)从除去沟槽外部的材料。由此在形成元件的部分衬底1周围形成边壁12，通过绝缘层10将边壁12与周边区8和垂直区9以及掩埋层2分开。如图1D所示，然后采用介电层13涂覆所述结构。继续所述方法，在阱5内或周围形成特定掺杂区，然后在钝化所述元件之前，在介电层13和该特定区和/或阱5和/或衬底1和/或周边区8上形成的金属印制线之间形成接点。如此形成的元件可以是任何类型的高压元件，例如晶闸管、NPN或PNP型双极晶体管、或二极管。作为非限定性的例子，图1D示出了在阱5的表面处形成的重掺杂的p型区14，通过通孔15与重叠放置的金属印制线16接触。这种类型结构的缺点是元件击穿电压问题。实际上，在元件操作重，在衬底1、掩埋层2、垂直接触9以及周边区3必须一起保持在高电压电平，同时重叠放置的金属化保持在低偏置电平时可能发生这种情况。希望高和低电平之间的高电位差能够在例如600伏的数量级。为此，设计元件使衬底1具有理论上合适的厚度，例如，60μm的数量级。此外，现已知，要达到这种高电压值，需要增加金属印制线16和衬底1之间的绝缘体6-13的厚度，和/或选择低介电常数的绝缘体。然而，厚度过大与通常的制造方法不兼容，并有许多问题，特别是在下层衬底1上形成开口以掺杂特定区14，或形成通孔15时的机械应力。低介电常数的材料，例如聚酰亚胺，也有制造问题，必须特别小心地使用，并且要谨防腐蚀。为克服这些不足并能够使用具有标准厚度的标准绝缘体，如图2所示，提供，形成金属场板18，接触周边区8并延伸超出该区和衬底1之间的边界。然而，形成这种板，从以上结合图1C介绍的形成壁12开始，对层6开口，并且加入根据板18的图形进行具体的淀积和腐蚀金属层的步骤。为了随后腐蚀金属层同时不损伤壁12，淀积金属层之前先淀积腐蚀中止层(未示出)。使用了这种附加金属层使制造工艺变得复杂。
技术实现思路
本专利技术目的在于提供能克服以上不足的分立高压元件。具体地，本专利技术的目的在于提供容易制造的场板SOI型元件结构。为了实现这些目的，本专利技术提供一种在一部分绝缘体上的半导体衬底中形成元件的方法，特征在于侧壁由绝缘层与所述部分内部的周边区隔开，并重掺杂与所述衬底相同的第一导电类型。与所述壁同时在衬底表面的保护层上形成导电板，所述板与周边区电接触，所述板在所述周边区上相对于壁向所述部分内部延伸，超出了周边区和衬底之间的界限上的位置处。根据本专利技术的一个实施例，形成壁和接触周边区的板，同时形成延续壁的附加板，与接触周边区的板无关，并且它的上表面与接触周边区的板的上表面在同一平面上。根据本专利技术的一个实施例，在形成壁的同时形成板，包括以下步骤在对应于元件的衬底部分周围形成沟槽，部分露出绝缘体；在沟槽壁上形成绝缘层；在保护层上开口部分露出周边区；同时在沟槽中及其周围在保护层上淀积导电材料，以使其表面基本平整；以及腐蚀导电材料形成与周边区接触的板，以及沟槽中的侧壁。根据本专利技术的一个实施例，进行腐蚀导电材料的步骤，与接触周边区的板同时形成附加板。根据本专利技术的一个实施例，导电材料是第一导电类型的掺杂半导体。根据本专利技术的一个实施例，衬底包括位于绝缘体上第一导电类型的掩埋层，周边区通过垂直区接触掩埋层。根据本专利技术的一个实施例，方法还包括在形成沟槽和绝缘层的步骤之间掺杂沟槽边的步骤，由此同时形成周边区和垂直区。本专利技术还提供一种在一部分绝缘体上半导体衬底中形成的分立高压元件，特征在于侧壁由绝缘层与所述部分内部的周边区隔开并重掺杂与所述衬底相同的导电类型。元件包括与周边区电接触的导电板，板设置在衬底表面的保护层上，在所述周边区上相对于壁向所述部分内部延伸，超出了周边区和衬底之间的界限上的位置处，所述板与所述侧壁的导电材料相同。根据本专利技术的一个实施例，元件还包括延续侧壁的附加板，附加板由与壁相同的导电材料形成，并不同于接触周边区的板，两个板的上表面在同一平面上。根据本专利技术的一个实施例，导电材料为第一导电类型的重掺杂半导体。下面结合附图在具体实施例的非限定性的说明中详细介绍以上本专利技术的目的、特性及优点。附图说明图1A-1D示出了根据常规方法形成分立高压元件的不同步骤的简化局部剖面图。图2示出了根据另一常规方法形成的分立元件的中间状态的简化局部剖面图。图3A-3C示出了根据本专利技术形成分立元件的不同步骤的简化局部剖面图。具体实施例方式为清楚起见，在不同的附图中用相同的参考数字表面相同的元件。此外，和通常表示半导体一样，不同的附图没有按比例画出。如图3A所示，本专利技术提供一种制造方法，初始步骤与结合图1A和1B介绍的步骤相同。然后，如图3B所示，根据本专利技术的方法接着将保护层6开口，部分露出周边区8。然后淀积导电材料，优选重掺杂的N型多晶硅(与区8的导电类型相同)，填充了绝缘沟槽(图3A中的7)并覆盖了整个结构。进行化学机械抛光或其它方法使材料的上表面基本平坦。填充沟槽的部分材料形成边壁或侧壁21，由绝缘层10与周边区8和垂直区9以及掩埋层2隔开。进行腐蚀形成两个不同的板。第一板22接触周边区8并朝阱5延伸，同时不达到阱5，超出区8和衬底1之间界限之上位置形成场板。第二板23接触壁21。如图3C所示，根据本专利技术形成分立元件结束于在阱5内和周围形成特定掺杂区14，淀积介质层13，以及形成接触15。根据形成的元件，例如晶闸管、双极PNP-或NPN-型晶体管或二极管，区14和接点15的数量、特性和布局不同。接点15使得可以通过金属印制线16将得到的元件连接到其它元件或电源。根据本专利技术，由相同的多晶硅淀积形成板22和23，能够在填充隔离沟槽的相同制造步骤中形成场板，因此简化了制造工艺。当然，对于本领域的技术人员来说，本专利技术可以有多种修改、变型和改进。特别是，在具体的例子中每个分立元件都与下一个分立元件由连续的第一绝缘沟槽、衬底1未使用的区域以及另一绝缘沟槽隔开。然而，也可以用一个绝缘沟槽隔开两个分立元件。那么接触沟本文档来自技高网...

【技术保护点】
一种在一部分绝缘体（３）上的第一导电类型半导体衬底（１）中形成元件的方法，特征在于：侧壁（２１）由绝缘层（１０）与所述部分内部的周边区（８）隔开，并重掺杂成第一导电类型，其中与所述壁同时在衬底表面的保护层（６）上形成导电板（２２），所述板与周边区电接触，所述板在所述周边区上相对于壁向所述部分内部延伸，超出了周边区和衬底之间的界限上的位置。

【技术特征摘要】
FR 2001-9-26 01/123831.一种在一部分绝缘体(3)上的第一导电类型半导体衬底(1)中形成元件的方法，特征在于侧壁(21)由绝缘层(10)与所述部分内部的周边区(8)隔开，并重掺杂成第一导电类型，其中与所述壁同时在衬底表面的保护层(6)上形成导电板(22)，所述板与周边区电接触，所述板在所述周边区上相对于壁向所述部分内部延伸，超出了周边区和衬底之间的界限上的位置。2.根据权利要求1的方法，其中在形成壁(21)和与周边区(8)接触的板(22)的同时形成延续壁的附加板(23)，所述板与接触周边区的板无关，并且上表面与接触周边区的板的上表面在同一平面上。3.根据权利要求1的方法，在形成壁(21)的同时形成板(22)，包括以下步骤在对应于元件的一部分衬底(1)周围形成沟槽(7)，部分露出绝缘体(3)；在沟槽壁上形成绝缘层(10)；在保护层(6)上开口，部分露出周边区(8)；同时在沟槽中及其周围在保护层上淀积导电材料，以使其表面基本平整；以及腐蚀导电材料形成与周边区接触的板以及沟槽中的侧壁。4.根据权利要求2和3的方法，其中进行腐蚀导电材料的步骤，与接触...

【专利技术属性】
技术研发人员：帕斯卡迦德斯，
申请(专利权)人：ST微电子公司，
类型：发明
国别省市：FR[法国]