一种具有双层保护层的镶嵌金属内连线结构及其制造方法技术

本发明专利技术提供一种具有双层保护层的镶嵌金属内连线结构，包含有一半导体晶圆；一介电层设于该半导体晶圆上，该介电层内形成有一镶嵌凹洞；一铜金属导线，设于该镶嵌凹洞内，该铜金属导线具有一经过ＣＭＰ研磨过的上表面，使该上表面约与该介电层齐平；以及一双层保护层，包括一ＨＤＰＣＶＤ氮化硅层以及一掺杂碳化硅（ｄｏｐｅｄ　ｓｉｌｉｃｏｎ　ｃａｒｂｉｄｅ）上层覆于该铜金属导线的上表面。该铜金属导线层的该上表面是在ＣＭＰ研磨后，以氢气电浆或氨气（ａｍｍｏｎｉａ）电浆预处理。该ＨＤＰＣＶＤ氮化硅层是利用在３５０℃下的高密度电浆化学气相沉积（ＨＤＰＣＶＤ）法沉积而成。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术是关于一种金属内连线结构，尤指一种可抑制漏电突丘(hillock)形成的铜镶嵌内连线结构。
技术介绍
当制程程序与新的材料进行整合时，元件尺寸的不断缩减造成了技术上的挑战，对0.18微米以下的线幅尺寸而言，铜金属的性质使其自然而然的成为内连线的最佳选择材料。铜金属内连线制程包括镶嵌以及双镶嵌制程，其中双镶嵌制程(dual damascene process)是一种能够一体形成金属导线以及插塞(plug)的上下堆叠结构的方法，以用来连接半导体晶片中各层间的不同元件与导线。由于在制备双镶嵌结构时，最后均会进行一道化学机械研磨制程(chemical mechanical polish，CMP)，使半导体晶片表面变得很平坦，非常利于后续各种沉积及微影(photo-lithography)等制程的进行，以制备结构良好的多重金属内连线(multilevel interconnects)，因此双镶嵌结构被广泛地应用在集成电路的制程上。而随着集成电路的发展日趋精密与复杂，如何提升双镶嵌结构的良率，并改进双镶嵌结构的制作方法，是目前集成电路制程中重要的课题。请参阅图1，图1为习知上下对准的双镶嵌内连线剖面示意图。如图1所示，晶圆100上包含有一下层镶嵌导线102以及一上层镶嵌导线104，两者藉由一介层洞106电连接。下层镶嵌导线102以及上层镶嵌导线104是分别以镶嵌制程嵌入在一下层介电层108以及上层介电层110中。如熟习该行业者所知，介层洞106的形成是与容纳上层镶嵌导线104的沟渠结构一体定义完成，而介层洞106是形成于一位于下层介电层108以及上层介电层110之间的中间介电层112中。中间介电层112与上层介电层110之间为一停止层122。下层镶嵌导线102基本上由铜金属线(conductor core)130、包覆铜金属线130的阻障层(barrier)126以及晶种层(seed layer)128所构成。上层镶嵌导线104基本上由铜金属线136、包覆铜金属线136的阻障层132以及晶种层134所构成。在铜镶嵌制程中，不论是单镶嵌制程或者双镶嵌制程，一般在分别形成下层镶嵌导线102以及上层镶嵌导线104之后，会在暴露出的下层镶嵌导线102或上层镶嵌导线104表面上先进行表面还原(reduction)预处理，随后再现场(in-situ)以化学气相沉积(CVD)反应在经还原预处理的下层镶嵌导线102或上层镶嵌导线104表面上覆以保护层(capping layer)120以及124。还原预处理通常是利用晶圆在CVD机台中以400℃的氢气电浆或者氨气电浆清洗暴露出的下层镶嵌导线102或上层镶嵌导线104表面，以减少或完全清除可能形成于下层镶嵌导线102或上层镶嵌导线104表面上的铜金属氧化物残留。接着，在相同温度(400℃)下，于同一CVD机台中进行一电浆加强化学气相沉积(PECVD)制程，以沉积形成氮化硅保护层120以及124，其厚度可以达500埃以上。然而，上述习知镶嵌技术却产生严重的漏电流问题，这是由于在进行下层镶嵌导线102以及上层镶嵌导线104表面还原预处理以及后续PECVD保护层沉积的高温热制程，造成下层介电层108、上层介电层110以及氮化硅保护层120、124的应力破裂(stress fracture)，如此导致后续填入的铜金属可能沿此应力破裂向外扩散，产生所谓的漏电突丘(hillock)140，如图1所示。此漏电突丘140即为铜导线向周围介电层的漏电途径。由此可知，传统铜镶嵌制程不论在漏电流预防以及效能上均未臻理想，而犹待进一步克服改善。
技术实现思路
本专利技术的主要目的在于提供一种具有双层保护层的镶嵌金属内连线结构，可降低热预算(thermal budget)，以抑制漏电突丘的产生。本专利技术提供一种具有双层保护层的镶嵌金属内连线结构，其包含有一半导体晶圆； 一介电层设于该半导体晶圆上，该介电层内形成有一镶嵌凹洞；一铜金属导线，设于该镶嵌凹洞内，该铜金属导线具有一经过CMP研磨过的上表面，使该上表面约与该介电层齐平；以及一双层保护层，包括一HDPCVD氮化硅底层以及一掺杂碳化硅上层覆于该铜金属导线的上表面。一种形成具有双层保护层的镶嵌金属内连线结构的方法，其包含有提供一半导体晶圆；沉积一介电层于该半导体晶圆上，该介电层内形成有一镶嵌凹洞；沉积一铜金属导线，于该镶嵌凹洞内；进行一CMP制程，使该铜金属导线具有一经过CMP研磨过的上表面，俾使该上表面约与该介电层齐平；以及沉积一双层保护层，包括一HDPCVD氮化硅底层以及一掺杂碳化硅上层覆于该铜金属导线的上表面。所述的铜金属导线层的该上表面是在CMP研磨后，以氢气电浆或氨气(ammonia)电浆预处理。所述的该氢气电浆或氨气电浆预处理是在低于300℃下进行约10至60秒。所述的该HDPCVD氮化硅底层是利用在350℃下的高密度电浆化学气相沉积法沉积而成。所述的该掺杂碳化硅上层可为SiCOH或SiCNH。所述的方法，其中沉积该掺杂碳化硅上层是利用三甲基硅烷或四甲基硅烷为前驱物。本专利技术藉由高密度电浆化学气相沉积(HDPCVD)制程，以沉积形成氮化硅底层，并利用沉积HDP氮化硅底层的特性，可进行由室温开始的还原预处理，减少热预算，抑制漏电突丘的产生。此外，为弥补HDP氮化硅底层的不足，另于其上沉积有一低介电常数的掺杂碳化硅上层。氮化硅底层与低介电常数的掺杂碳化硅上层构成一双层保护层(bi-layer protection)，可大幅增加集成电路内连线的可靠度及操作效能。为了使贵审查员能更近一步了解本专利技术的特征及
技术实现思路
，请参阅以下有关本专利技术的详细说明与附图。然而所附附图仅供参考与说明之用，并非用来对本专利技术加以限制。附图说明图1为习知上下对准的双镶嵌内连线剖面图；图2为本专利技术镶嵌结构的放大剖面示意图；图3为本专利技术还原预处理的热预算示意图；图4为本专利技术双镶嵌实施例的剖面示意图。符号说明100 晶圆 102 下层镶嵌导线104 上层镶嵌导线 106 介层洞108 下层介电层 110 上层介电层112 中间介电层 120 保护层122 停止层 124 保护层126 阻障层 128 晶种层130 铜金属线 132 阻障层134 晶种层 136 铜金属线140 漏电突丘200 半导体晶圆 210 铜金属212 介电层 213 晶种层214 研磨停止层 215 阻障层216 上表面 217 导线沟渠220 HDPCVD氮化硅层 240 掺杂碳化硅层400 晶圆 402 下层镶嵌导线 404 上层镶嵌导线406 介层洞408 下层介电层 410 上层介电层412 中间介电层 420 双层保护层422 停止层 424 双层保护层426 阻障层 428 晶种层430 铜金属线432 阻障层434 晶种层 436 铜金属线420a HDP氮化硅底层 420b 掺杂碳化硅上层424a HDP氮化硅底层 424b 掺杂碳化硅上层具体实施方式请参阅图2，图2为依据本专利技术一较佳实施例的镶嵌内连线剖面示意图。如图2所示，半导体晶圆200上包含有一介电层212本文档来自技高网...

【技术保护点】
一种具有双层保护层的镶嵌金属内连线结构，其特征在于包含有：一半导体晶圆；一介电层设于该半导体晶圆上，该介电层内形成有一镶嵌凹洞；一铜金属导线，设于该镶嵌凹洞内，该铜金属导线具有一经过ＣＭＰ研磨过的上表面，使该上表面约 与该介电层齐平；以及一双层保护层，包括一ＨＤＰＣＶＤ氮化硅底层以及一掺杂碳化硅上层覆于该铜金属导线的上表面。

【技术特征摘要】
【国外来华专利技术】1.一种具有双层保护层的镶嵌金属内连线结构，其特征在于包含有一半导体晶圆；一介电层设于该半导体晶圆上，该介电层内形成有一镶嵌凹洞；一铜金属导线，设于该镶嵌凹洞内，该铜金属导线具有一经过CMP研磨过的上表面，使该上表面约与该介电层齐平；以及一双层保护层，包括一HDPCVD氮化硅底层以及一掺杂碳化硅上层覆于该铜金属导线的上表面。2.如权利要求1所述的具有双层保护层的镶嵌金属内连线结构，其特征在于该铜金属导线层的该上表面是在CMP研磨后，以氢气电浆或氨气电浆预处理。3.如权利要求2所述的具有双层保护层的镶嵌金属内连线结构，其特征在于该氢气电浆或氨气电浆预处理是在低于300℃下进行约10至60秒。4.如权利要求1所述的具有双层保护层的镶嵌金属内连线结构，其特征在于该HDPCVD氮化硅底层是利用在350℃下的高密度电浆化学气相沉积法沉积而成。5.如权利要求1项所述的具有双层保护层的镶嵌金属内连线结构，其特征在于该掺杂碳化硅上层可为SiCOH或SiCNH。6.一种形成...

【专利技术属性】
技术研发人员：陈哲明，蒋一方，刘志建，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]