本发明专利技术提供了一种用于通过布置在互连载体上的微接合阵列互连一系列器件芯片的系统。载体上安置有微接合容座的密集阵列，该容座具有附着层、阻挡层和贵金属层；器件晶片上制造有微接合焊垫阵列，该焊垫包括附着层、阻挡层和可熔焊料层，且定位在与阻挡容座相匹配的位置；所述器件芯片通过微接合阵列连接于所述载体，形成了可实现非常高的输入／输出密度和芯片内部布线密度的互连。（*该技术在2022年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术属于微电子领域，更特别地属于制造和互连通常称作“芯片”的极小半导体器件的领域。
技术介绍
在过去二十年里，硅晶体管技术中集成度的提高推动了用于计算、通信和微控制应用的硅芯片所使用的电路从大规模集成(LSI)到很大规模集成(VLSI)以及现在的超大规模集成(ULSI)电路的转变。这些高集成硅芯片的最佳利用要求对支持器件例如存储芯片进行更高空间效率的封装。进一步，随着移动通信器件、手提管理器(organizer)和计算器件的出现，也促进了将这些不同的功能集成在单个的小型系统内。这反过来推动了微电子工业向着片上系统(SOC)方法发展。简而言之，片上系统方法试图在同一个硅芯片上集成许多不同的器件功能，从而单个大芯片能够向终端用户提供各种功能。尽管在概念上非常诱人，但是由于多种原因使得这种方法在实践中令人沮丧。第一，不同微电子器件(例如存储芯片、逻辑芯片、无线通信芯片等)最佳的材料、制造处理和特征尺寸彼此迥异。将它们都组合在同一个芯片上意味着要进行妥协，这会限制SOC中每一个器件块(deviceblocks)可实现的性能。第二，大量功能块的集成需要大的芯片尺寸，并在芯片上构建许多层布线。这两个因素都趋向于降低产量和增加每个芯片的成本，这是人们不期望的。第三，人们必须设计和构建的每一个整体功能组合(例如存储和微处理器，无线通信和微处理器等)，导致各种芯片部件数目和产品混合(product mix)，这不利于低成本制造。最后，用于在单个SOC上组合不同系列的材料、处理和集成方案所需的专门技能在单个企业内经常不能够获得，而这些是当前不同微电子行业的一部分。SOC的一个诱人的备选方案是封装上系统(system-on-a-package)或者SOP，其中在第一级封装载体(first levelpackaging carrier)上组合了大量的芯片，每一个芯片都优化了其独特的功能并且可能在不同的专业用于制造该特殊芯片的工厂中制造，第一级封装载体连接这些芯片并允许最终的封装发挥单一系统的功能。这种封装中所需的互连水平和输入-输出(I/O)密度预期远远地大于目前在印刷电路板或者多层陶瓷技术中可获得的水平。因为人们期望这种在上面组装了芯片的SOP载体代替SOC，所以有理由预期互连和I/O的密度应当介于芯片上线路远后端(far back end of theline，FBEOL)互连水平所使用的密度(典型地布线和通道(via)处于500nm-1000nm的间距)和最激进(aggressive)的封装基片所使用的密度(典型地布线和通道处于10,000-20,000nm的间距)之间。如果载体本身用硅制造，则在SOP载体所需的布线尺寸和间距上扩展FBEOL处理是切实可行的。此外，但是，载体需要支持高I/O密度以便互连安装在它上面的各种器件芯片。系统的间隔尺寸越大，也就是说，系统分割成亚单元或者芯片越精细，所需的I/O数目越大。可以预料，这种I/O密度必然需要尺寸和空间等级为5-10μm的键合焊垫(bonding pad)，这处于目前典型封装I/O焊垫可能的范围之外，目前典型封装I/O焊垫的尺寸和空间至少要粗糙10-20倍。因此，人们高度期望实现一种微接合(microjoining)结构，其能够将多个芯片互连到封装上系统载体上从而获得比目前的技术状况显著提高的芯片间输入/输出密度。因此，本专利技术的主要目的是使超高密度互连成为可能，推动超大规模集成电路芯片(逻辑、微处理器、存储器、网络开关)的使用。目前的倒装(flip)晶片焊接技术只能够实现大约150μm中心上的75mm焊垫。我们的方法能够获得比这一水平高达1000倍或者更多的极高密度。这通过独特的处理流程加以实现，其在制造接触焊垫时不需要任何特殊的光刻步骤并且在线路后端(BEOL)互连水平上使用这些器件芯片的精细特征。
技术实现思路
本专利技术提出了一种结构，其由器件部件(半导体芯片、光学器件例如激光器、离散或集成无源部件等)与载体之间互连的精细间距阵列(小至5μm上的2.5μm焊垫)构成，器件部件也称作小芯片(chiplet)，载体容纳这些部件中的一个或多个。载体能够是硅、陶瓷或者有机基片，但最优选的用硅制造以便获得最高的互连密度。器件侧上的接合冶金(joining metallurgy)包括附着层、焊料反应阻挡层和可熔焊料接合球。载体侧上的匹配接触焊垫有意地做得比器件侧上的更大，并且包括附着层、焊料反应阻挡层和贵金属保护/焊料润湿层。选择地，所述较大的接触焊垫能够是器件顶层的一部分，并且如果期望的话在载体上集成可熔焊料承受结构。本专利技术前述的和进一步的目的和优点从下面联系附图的优选实施例详细解释中将更加显而易见。附图简述附图说明图1是器件小芯片在沉积了TaN-Ta、Cu、Ni和接合金属之后的剖面图。图2是载体晶片在沉积了TaN-Ta、Cu、Ni和贵金属之后的剖面图。图3是准备接合到成品器件小芯片(底部)上的成品载体(顶部)的剖面图。优选实施例说明现在参考附图，首先根据器件小芯片10说明用于制造和组装互连的优选方法的细节 小芯片处理现在参考附图，小芯片处理从制造硅器件小芯片晶片12开始，历经半导体器件和底部布线层13和顶部金属布线层级14，施加最终的钝化电介质堆叠16，和终端焊垫通道(TV)的开口19。TV通道开口19的宽度能够小到2.5微米，而钝化层的厚度为大约1微米或小于1微米。然后执行如下步骤通过溅射或其它真空沉积方法沉积衬层(liner layer)15，其典型地包含大约40nm的氮化钽(TaN)和40nm的钽(Ta)以及籽晶层17，籽晶层包含大约100nm或者更多的真空沉积铜。其它能够使用的衬垫材料包括Ti、TiN、W、WN和Cr等。然后对晶片进行化学-机械抛光(CMP)从而将铜从晶片顶表面上抛掉，终止于Ta表面。这产生了如图1所示的结构，其中铜籽晶17仅保留在TV开口19的顶部和侧壁。电镀大约500nm厚的阻挡层20，其能够是Ni、Co、Pt、Pd等，之后是接合金属层22，其是可熔焊料，例如97％Pb 3％Sn合金、Au-Sn合金或者其它焊料，这取决于所期望的应用和焊接等级。基于Sn的无Pb焊料及其合金也可以用于层22。焊料层厚度能够在2微米到100微米之间选择，这取决于焊料合金和应用需要。需要注意的关键特征是，层20和22仅电镀在存在于TV开口19内的Cu上，而不电镀在存在于晶片顶部的衬层15上。衬层15仅用作电极，在处理中输送电镀电流。随后通过干式等离子体或湿式化学腐蚀从接触焊垫之间的小芯片顶表面区域上除去层15，只在小芯片焊垫结构(底部)的TV通道底部和侧壁上留下剩余的TaN Ta层15’，如图3所示。载体处理(对于硅载体)为处理为在小芯片上制造的焊料微接合提供了匹配连接。载体晶片30通过最终的互连布线34、沉积最终的钝化堆叠36和开口TV通道38加以制造。载体上TV通道的尺寸大于小芯片上微接合焊料焊垫的标称尺寸，以便保证微接合能够通过容座(receptacle)合适地置于载体内。随后对于载体晶片的处理流程具有如下的步骤通过溅射或其它真空沉积方法沉积衬层(liner layer)39，其典型地由大约40nm的氮化钽(TaN)和40nm的钽(Ta)以及籽晶本文档来自技高网...
【技术保护点】
一种用于通过微接合结构阵列将一系列器件芯片连接在互连载体上的系统，包括：载体，其包括在一个表面上具有多个微接合容座的多层基片；一系列微接合焊垫，其包括焊料球，位于器件芯片上，与一个载体表面中的容座接合；互连布线，安装 在载体中，与微接合焊垫阵列连接，从而能够实现安装在载体上的器件芯片之间的互连。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：约翰哈罗德梅格莱因，凯文肖恩彼得拉尔卡，桑帕斯普鲁肖坦，卡洛斯胡安桑布切蒂，理查德保罗福兰，乔治弗雷德里克沃克，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]
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