用于制作具有低K电介质性质的互连结构的方法技术

提供了具有低Ｋ电介质性质的半导体结构的制作方法。在一实例中，在低Ｋ电介质绝缘体（１０２）中制作铜双重镶嵌结构（１００），该低Ｋ电介质绝缘体（１０２）包括在其中限定特征元件（１０４）之前在该绝缘体上方形成压盖膜（１１０）。在铜形成于该特征元件中之后，使用超温和的ＣＭＰ去除铜上部覆盖（１０６），然后使用干法刻蚀工艺去除该阻挡层。在阻挡层（１０８）去除之后，进行第二刻蚀以薄化该压盖膜。该薄化是在不去除的情况下来降低该压盖膜的厚度，从而降低低Ｋ电介质结构的Ｋ值。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

技术介绍
专利
本专利技术一般涉及半导体结构的制作，具体涉及制作铜、低K电介质、双重镶嵌结构。相关技术说明在半导体器件的制作中，通过形成相互交叠的多个层而产生多层结构，使得集成电路限定于半导体晶片上。各层相互交叠设置的结果使得晶片的表面形态变得不规则，且未修正的不规则性随着后续沉积的层的数目而增加。迄今已经开发出化学机械平坦化(CMP)来作为主要用以平坦化沉积层的表面形态、并且去除上部沉积的制作操作。包括表面完工、抛光、绝缘体清洁、刻蚀等的额外的制作操作也经常使用CMP工艺与设备来完成。在衬底层次中，具有扩散区域的晶体管器件形成于硅衬底上方及内部。在后续层次中，互连金属化线被构图且电连接至晶体管器件，来限定出所期望功能性器件。众所周知的是，被构图的导电层是通过电介质材料，例如在通常情况下是通过二氧化硅而与其他导电层绝缘。在每一金属化层次中，都需要去除上部沉积的金属或将电介质材料平坦化。若没有平坦化，则会因更大的表面形态变化而基本上使得额外的金属化层的制作变得更加困难。在其他主要应用中，在电介质材料中形成金属化线图形，然后导电材料沉积于整个晶片表面上方，最后，进行金属CMP操作以去除多余的金属，例如铜。在导体沉积之前通常沉积额外的扩散层，以防止导电材料扩散至电介质体中，使其绝缘电介质性质恶化并且损害晶体管。铜双重镶嵌技术与导电材料双重镶嵌结构技术演变成为集成电路工业中可选的工艺。在铜双重镶嵌制作中，典型地使用Cu-CMP来去除铜和阻挡层上部覆盖，如下文中参照图1A至1C所述。图1A显示具有制作于其中的典型铜双重镶嵌结构的半导体晶片10的一部分。特征元件14，例如沟槽与通孔，已经制作于绝缘体12内。阻挡层18已经沉积于绝缘体12上方，用于衬垫特征元件14。铜填充已经沉积于特征元件14中，导致铜上部覆盖16位于阻挡层18上方。图1B显示在已经进行第一CMP工艺后，图1A所示的其中具有铜双重镶嵌结构的半导体晶片10的一部分。第一CMP是用以平坦化在阻挡层18处绝缘体12的表面。图1A所示的铜上部覆盖16基本上被去除，仅于特征元件14中留下铜填充16’以及阻挡层18，以构成平坦化的表面。应当理解的是，直至铜上部覆盖(参照图1A)被去除而露出阻挡层18的该点，由CMP所平坦化的表面是同质材料。一旦阻挡层18露出时，表面随即变成由CMP所处理的具有铜填充16’与阻挡层18材料和化学特性的异质性。图1C显示制作于半导体晶片10的一部分中的双重镶嵌结构的理想实现。所显示的理想结构是图1B所示结构的第二CMP所追求的制作目标。去除阻挡层18(参照图1B)，留下包括绝缘体12、特征元件14的阻挡层衬垫18’、以及特征元件14内的铜填充16’的平坦化的绝缘体表面。应注意的是，由图1C中的CMP所处理的具有不同材料与化学性质的材料数量现在是三种。众所周知，CMP起初是开发用来并最有效与最适合地用于非平坦的同质(亦即由相同材料所组成)表面的平坦化。再次参照图1B，应当理解的是在铜CMP的最后阶段，表面即不同质也不需要平坦化。在典型的铜双重镶嵌结构制作中，虽然CMP是下一道在该结构上进行的工艺步骤，但其并非是适合进行CMP的结构。为了平坦化表面，CMP通过使将被平坦化的表面相对于一加工处理表面来实施化学与研磨作用的组合，该加工处理表面具有各种程度的弹性、各种程度的研磨性、被可能含有各种程度研磨性的各种程度的化学侵蚀性浆剂浸润，这一切都依据工艺目标、工艺条件、材料与化学性质等。在铜CMP的例子中，实践上通常使用加工处理表面例如具有高硬度的垫。由于在铜双重镶嵌结构下方的典型坚硬的绝缘体12，压力是从中至高，并且由于加工处理表面与将被平坦化表面间产生的摩擦接触，通常造成在晶片表面处产生高的切应力。在刚才所述的处理条件下，在该处铜上部覆盖16(参照图1)被去除且阻挡层18被暴露的该点，由CMP所处理的表面实际上是平坦的，然而不再同质，并且CMP的有效性急剧地降低。典型地，正是在该点处，当修改CMP工艺与处理条件，以便使用第二CMP工艺去除阻挡层18，但是包括有硬的阻挡层18和软的铜16’的异质表面无法由同一CMP操作来进行最优化处理。典型的半导体晶片被较不精确地处理而导致不太理想的结构，而非图1C所示的理想结构。图1D显示典型的铜双重镶嵌结构，反映出异质的CMP处理的典型结构缺陷。CMP一般去除阻挡层18(参照图1B)且留下以阻挡层衬垫18’与铜填充16’衬垫的特征元件14，但标出了表面不规则，例如铜填充16’的凹陷20与跨越结构的较不平坦的表面22。较不平坦的表面22典型地也包括电介质侵蚀24。此外，因为铜是该结构的材料，且其为软的并且是具有相当化学活性的材料，所以防止铜填充16’的腐蚀与刮伤亦为严重的制作挑战。需要一种用于铜、与其他导电材料、双重镶嵌结构制作的方法与设备，其利用CMP用于平坦化铜上部覆盖材料的同质部分的优点，且实施另一种更适合异质表面处理的制作工艺。应该实施该方法与设备以使制作效率最大化，设置双重镶嵌技术以更好地引入并开发新兴的
技术实现思路
广泛而言，本专利技术通过提供一种在低K电介质绝缘体中形成双重镶嵌结构的方法来满足这些需求，其利用CMP用于其中CMP最有效的那些工艺，且利用刻蚀用于最适合刻蚀制作的那些工艺。此外，本专利技术的方法利用新兴的技术制作低K与超低K电介质结构。本专利技术可采用各种方式加以实施，包括工艺、设备、系统、器件、或方法。下文将说明本专利技术的若干实施例。在一实施例中，公开了一种在绝缘体上制作半导体结构的方法。该方法包括形成低K电介质材料于绝缘体上方，以及形成压盖膜于该低K电介质材料上方。特征元件形成于具有由该低K电介质材料所限定的内表面的该低K电介质材料中。特征元件限定用以接收导电材料的区域。阻挡层形成于该压盖膜上方及特征元件的表面上方，且该特征元件被导电材料填充。该特征元件的填充留下了导电材料的上部覆盖量。该方法还包括进行化学机械平坦化(CMP)操作，以去除该导电材料的上部覆盖量。该CMP操作设置为在达到该阻挡层的至少一部分时停止。然后该方法进行干法刻蚀，以去除该阻挡层。干法刻蚀设置为使该压盖膜的至少一部分露出。在另一实施例中，公开了一种在绝缘体上制作半导体结构的方法。该方法包括形成低K电介质材料于绝缘体上方，然后形成压盖膜于该低K电介质材料上方。该压盖膜是由至少两个邻接形成的材料层所限定。该方法接着形成特征元件于具有由该低K电介质材料所限定的内表面的低K电介质材料中。该特征元件限定用以接收导电材料的区域。该方法还包括形成阻挡层于该压盖膜上方及特征元件的表面上方。特征元件填充以导电材料，其留下导电材料的上部覆盖量。接着，该方法进行化学机械平坦化(CMP)操作，以去除该导电材料的该上部覆盖量。该CMP操作设置为在达到该阻挡层的至少一部分时停止。该方法继而进行第一干法刻蚀，以去除该阻挡层，使得该压盖膜的至少一部分露出；然后进行第二干法刻蚀，以去除该压盖膜的邻接形成的材料层的至少之一。在另一个实施例中，公开了一种去除半导体结构中的一部分上部覆盖导电材料、阻挡层膜、与压盖膜的方法。该半导体结构具有低K电介质材料，其具有限定在其中用以形成导电通孔和导电通孔和沟槽的特征元件。此外，该低K电介质材料的顶表面具有压盖本文档来自技高网...

【技术保护点】
一种在绝缘体上制作半导体结构的方法，包括：在绝缘体上形成低Ｋ电介质材料；在该低Ｋ电介质材料上形成压盖膜；在该低Ｋ电介质材料中形成特征元件，该特征元件具有由该低Ｋ电介质材料所限定的内表面，该特征元件限定用以接收导电材料 的区域；在该压盖膜上与该特征元件的表面上形成阻挡层；以该导电材料填充特征元件，该填充留下该导电材料的上部覆盖量；进行化学机械平坦化（ＣＭＰ）操作，以去除该导电材料的该上部覆盖量，该ＣＭＰ操作设置为当达到该阻挡层的至少 一部分时停止；以及进行干法刻蚀，以去除该阻挡层，干法刻蚀设置为使得该压盖膜的至少一部分露出。

【技术特征摘要】
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【专利技术属性】
技术研发人员：Y戈特基斯，R基斯特勒，L罗姆，林得华，
申请(专利权)人：兰姆研究有限公司，
类型：发明
国别省市：US[美国]