本发明专利技术是关于一种具有钨接触物的半导体装置的制造方法，包括下列步骤：提供一基底；形成一介电层于该基底上；形成一内连开口于该介电层内；沉积一阻障粘着层于该介电层上与该内连开口内；于一成核温度下形成一钨成核层，以于该阻障粘着层上以及于该内连开口内；以及于低于该成核温度的一主体沉积温度下形成一钨主体层于该钨成核层上，以填满该内连开口并形成该钨接触物。本发明专利技术具有钨接触物的半导体装置的制造方法，改善了成核层与主体沉积层间的接触情形，钨主体层较佳地吸附于钨成核层的结晶表面并可促进较小的晶粒成长而形成无孔洞的结构，且增加沟填能力，使元件具有较佳的速度与表现。
【技术实现步骤摘要】
本专利技术是有关于半导体制造技术，且特别是有关于通过化学气相沉积(chemical vapor deposition)形成钨接触物(tungstencontacts)的方法。
技术介绍
随着多功能集成电路需求增加，为了满足如此的装置复杂度的需求便需要较多层的金属内连物。由于钨具有低接触电阻值且可通过如溅镀(sputtering)、物理气相沉积(physical vapordeposition)与化学气相沉积(chemical vapor deposition)等众多不同方法沉积于半导体基底上，因此逐渐成为制造金属内连物的众多选择之一。其中，化学气相沉积是通过于腔体内气相分子间的化学反应以形成金属薄膜，而由于钨金属接触物具有极佳的沟填特性故因而受到重视。随着半导体装置尺寸更为缩减而向次微米尺寸(sub-micron regime)挑战，因而对于钨金属的沟填特性与完整阶梯覆盖的能力更形成挑战。美国第6,635,965号、6,593,233号、6,271,129号以及第5,371,041号等专利中揭露了于半导体晶圆的膜层内通过化学气相沉积法形成钨接触物的现有技术。不幸地，此些现有技术往往于金属接触物内形成有孔洞，其将严重影响接触物的整体表现。于许多情形中，此些现有技术将导致约25～30纳米(nm)以上的孔洞形成，因而严重地影响整体的元件表现。因此，便需要一种于半导体膜层中形成金属接触物且不会遭遇上述现有技术缺点的金属接触物的形成方法。
技术实现思路
有鉴于此，本专利技术的主要目的就是提供一种。其中，于一内连开口中形成一阻障粘着层后，接着于一成核温度下形成一钨成核层以及于一主体沉积温度下沉积一钨主体层，其中上述成核温度高于主体沉积温度，以使成核温度与主体沉积温度间的温度差异改善了钨金属的沟填能力。所形成的钨接触物接着经由化学机械研磨平坦化，并接着形成另一导电层于经过平坦化的钨接触物之上。依据本专利技术的一目的，本专利技术提供一种，包括下列步骤提供一基底；形成一介电层于该基底上；形成一内连开口于该介电层内；沉积一阻障粘着层(barrier adhesion layer)于该介电层上与该内连开口内；于一成核温度下形成一钨成核(tungstennucleation)层，以于该阻障粘着层上以及于该内连开口内；以及于低于该成核温度的一主体沉积温度下形成一钨主体层于该钨成核层上，以填满该内连开口并形成该钨接触物。本专利技术所述的，该成核温度介于415至460℃。本专利技术所述的，该主体沉积温度介于370至410℃。本专利技术所述的，该钨成核层具有介于100至500埃的厚度。本专利技术所述的，该钨主体沉积层具有介于1000至1500埃的厚度。本专利技术所述的，更包括形成一第一导电层于该基底上以及形成一介电层于该第一导电层上的步骤，其中该内连开口是穿过该介电层直到该第一导电层。本专利技术所述的，更包括平坦化该钨接触物至大体相同于该介电层的高度的步骤。本专利技术所述的，更包括形成一第二导电层于该介电层上并接触该钨接触物的步骤。本专利技术所述的，该成核温度是通过一第一加热源所提供，而该主体沉积温度是通过一第二加热源所提供。本专利技术还提供一种，所述包括下列步骤提供一基底；形成一介电层于该基底上；形成一内连开口于该介电层内；沉积一阻障粘着层于该介电层上与该内连开口内；于介于415至460℃的一成核温度下形成一钨成核层于该阻障粘着层上与于该内连开口内；以及于低于该成核温度的介于350至410℃的一主体沉积温度下形成一钨主体沉积层于该钨成核层上，以填满该内连开口并形成一钨接触物。本专利技术，改善了成核层与主体沉积层间的接触情形，钨主体层较佳地吸附于钨成核层的结晶表面并可促进较小的晶粒成长而形成无孔洞的结构，且增加沟填能力，使元件具有较佳的速度与表现。附图说明图1A至图1E为一系列剖面示意图，用以说明本专利技术一较佳实施例中通过化学气相沉积形成位于两导电层间的钨接触物的制程步骤；图2显示了依据本专利技术的一实施例中的具有多重加热源的一化学气相沉积腔体。具体实施例方式为了让本专利技术的上述和其他目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下本专利技术的通过化学气相沉积以于两导电层间形成钨接触物的实施例将配合图1A至图1E的剖面示意图作一详细叙述如下。钨接触物是依据以下的较佳实施例所揭露原理所形成，因而可得到较为可靠的半导体装置。首先如图1A所示，采用现有方法与技术于形成于导电层104与半导体基底106上的介电层102内定义形成一内连开口100，例如为一沟槽(trench)或一介层开口(via)。在此，介电层102例如包括氮化硅或氧化硅，而导电层104可能包括不同类型的集成电路结构，例如层间金属介电层(interlevel metal dielectric)、栅极电极(gate electrode)、绝缘区(isolation regions)、电容器(capacitors)以及其他用于半导体装置的构件或装置。另外，介电层102亦可直接形成于半导体基底106上而其间并不存在有导电层104，而介层开口100则定义形成于介电层102内。再者，虽然钨接触物通常形成于半导体基底106上的较高内连层中，但是介层开口100亦可定义形成于半导体基底106内。介层开口100具有由介层开口100的深度110比上介层开口100的宽度108的比例所定义出的一深宽比(aspect ratio)。举例来说，当介层开口100具有为1微米(micron)的深度110以及为0.1微米的宽度108时，此时介层开口110具有10∶1的深宽比。如图1B所示，接着于图1A内的结构上形成一阻障粘着层(barrier adhesion layer)112。阻障粘着层112可通过坦覆性沉积技术所形成，亦可采用其他应用技术所形成。阻障粘着层112是作为扩散阻障之用，以避免后续沉积的钨金属突起(spiking)或扩散(diffusing)至导电层104或半导体基底106内。阻障粘着层112通常为由溅镀或化学气相沉积等技术所形成的氮化钛(titaniumnitride)、氮化钽(tantalum nitride)或氮化钛钨(nitridedtitanium-tungsten)薄膜。当然，亦可采用其他形成阻障粘着层112的成份与方法。在此，阻障粘着层112亦有助于改善依下列方式所形成的钨接触物的粘着情形。如图1C至图1D所示，接着通过化学气相沉积制程以形成钨接触物或其他钨金属化结构于图1B中所绘示结构上。一般而言，钨的化学气相沉积包括两主要步骤(1)初始成核步骤，以及(2)主体沉积步骤。于如图1C所示的初始成核步骤中，于一成核温度下依据方程式(1)而反应六氟化钨(WF6)与硅甲烷(SiH4)，以沉积形成一钨成核层114。(1)成核温度为钨成核层114的成核速率或成长速率为最快时的温度。于一较佳实施例中，此成核温度约介于415至460℃。于一较佳实施例中，此成核温度较精确地介于约430至450℃。此外，于较佳实施例中，所形成的钨成核层114具有介于100至500埃的厚度。然而，亦可依实际需要而采用其他厚度。如图1D所显示后续形成的主体沉积步骤中，六氟化钨(WF6)更与氢气(H2)进行化学反应于一主体沉积温度下依据方程本文档来自技高网...
【技术保护点】
一种具有钨接触物的半导体装置的制造方法，所述具有钨接触物的半导体装置的制造方法包括下列步骤：提供一基底；形成一介电层于该基底上；形成一内连开口于该介电层内；沉积一阻障粘着层于该介电层上与该内连开口内； 于一成核温度下形成一钨成核层，以于该阻障粘着层上以及于该内连开口内；以及于低于该成核温度的一主体沉积温度下形成一钨主体层于该钨成核层上，以填满该内连开口并形成该钨接触物。
【技术特征摘要】
US 2004-11-30 10/904,8171.一种具有钨接触物的半导体装置的制造方法，所述具有钨接触物的半导体装置的制造方法包括下列步骤提供一基底；形成一介电层于该基底上；形成一内连开口于该介电层内；沉积一阻障粘着层于该介电层上与该内连开口内；于一成核温度下形成一钨成核层，以于该阻障粘着层上以及于该内连开口内；以及于低于该成核温度的一主体沉积温度下形成一钨主体层于该钨成核层上，以填满该内连开口并形成该钨接触物。2.根据权利要求1所述的具有钨接触物的半导体装置的制造方法，其特征在于该成核温度介于415至460℃。3.根据权利要求1所述的具有钨接触物的半导体装置的制造方法，其特征在于该主体沉积温度介于370至410℃。4.根据权利要求1所述的具有钨接触物的半导体装置的制造方法，其特征在于该钨成核层具有介于100至500埃的厚度。5.根据权利要求1所述的具有钨接触物的半导体装置的制造方法，其特征在于该钨主体沉积层具有介于1000至1500埃的厚度。6.根据权利要求1所述的具有钨接触物的半导体装...
【专利技术属性】
技术研发人员：林思宏，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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