形成小型紧密间隔特征阵列的方法技术

本发明专利技术揭示形成供集成电路中使用的小型密集间隔的孔或柱阵列的方法。可结合间距减小技术及使用各种图案转移和蚀刻步骤来产生密集堆积的特征。可结合间距减小技术及使用常规光刻步骤来形成可合并成单个层的交叉伸长特征的叠加的、间距减小的图案。

【技术实现步骤摘要】
【国外来华专利技术】
所揭示的本专利技术大体上涉及集成电路制造、用于制造计算机存储器的技术以及遮掩 技术。
技术介绍
由于许多因素(包含现代电子设备中对提高的便携性、计算能力、存储容量以及能 量效率的需求)，集成电路的尺寸不断减小。为了有助于此尺寸减小，继续研究减小集 成电路的组成特征的尺寸的方法。所述组成特征的实例包含电容器、电触点、互连线以 及其它电气装置。减小特征尺寸的趋势(例如)在存储器电路或装置中是明显的，所述 存储器电路或装置例如是动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、 铁电(FE)存储器、电子可擦除可编程只读存储器(EEPROM)、快闪存储器等。计算机存储器通常包括数百万个相同的电路元件(称为存储器单元)，其以具有相 关联逻辑电路的多个阵列的形式布置。每个存储器单元按照惯例存储一个信息位，但是 多电平单元装置每单元可存储一个以上位。存储器单元在最一般的形式下通常由两个电气装置组成存储电容器和存取场效应晶体管。每个存储器单元都是可存储一个数据位 (二进制数字)的可寻址位置。可通过晶体管将位写入到单元，且可通过从参考电极侧 感测存储电极上的电荷来读取位。可从较高密度组件受益的一种常见类型的计算机存储 器是DRAM。通过减小组成电气装置的尺寸、减少连接所述电气装置的导电线以及减少 在电气装置之间运载电荷的导电触点，可减小并入有这些特征的存储器装置的尺寸。可 通过将更多的存储器单元装配到存储器装置中来提高存储容量和电路速度。对不断减小特征尺寸的需求对用于形成所述特征的技术提出越来越高的要求。举例 来说，通常使用光刻来在衬底上对特征进行图案化。间距的概念可用于描述这些特征的 尺寸。间距是两个相邻特征中的相同的点之间的距离。这些特征通常由邻近特征之间的 间隔来界定，所述间隔可由例如绝缘体的材料来填充。因此，可将间距视为特征的宽度 与使所述特征与相邻特征分离的间隔的宽度的总和。某些光致抗蚀剂材料仅对某些光波长作出反应。可使用的一种常见波长范围是紫外 线(UV)范围。因为许多光致抗蚀剂材料选择性地对特定波长作出反应，所以光刻技 术每一者都具有最小间距，在所述最小间距以下，特定的光刻技术不能可靠地形成特征。 此最小间距通常由可与所述技术一起使用的光波长来确定。因此，光刻技术的最小间距 可能限制特征尺寸减小。间距倍增(或间距加倍)可扩展光刻技术的能力，从而允许产生更密集布置的特征。 在图1A到图1F中说明且在颁发给Lowrey等人的第5,328,810号美国专利中描述此类 方法，所述美国专利的整个揭示内容以引用的方式并入本文中，并构成本说明书的一部 分。为了方便起见，此处也将简要概述所述方法。参看图1A，首先使用光刻来在上伏于耗材的层20和衬底30上的光致抗蚀剂层中 形成线10的图案。图1中所示的层都是以横截面的形式示意性地展示。如图1B中所示， 接着通过蚀刻步骤(优选各向异性的)将图案转移到层20，从而形成位置标志物或心轴 40。如果蚀刻是各向异性的，那么所述心轴具有近似垂直的侧面，如图所示。可剥离光 致抗蚀剂线10，且可对心轴40进行各向同性蚀刻以增加相邻心轴40之间的距离，如图 1C中所示。此各向同性蚀刻(或縮小步骤)可替代地在转移之前对抗蚀剂执行。随后 将间隔物材料层50沉积在心轴40上，如图1D中所示。接着通过在定向(各向异性) 间隔物蚀刻中从水平表面70和80优选蚀刻间隔物材料，来在心轴40的侧面上形成间 隔物60 (即从另一材料的侧壁延伸或原始地形成为从另一材料的侧壁延伸的材料)。图 1E中展示此类间隔物。接着去除剩余的心轴40，仅在衬底30上方留下间隔物60。间隔 物60—起充当用于图案化的掩模，如图1F中所示。因此，在给定间距原先包含界定一 个特征和一个间隔的图案的情况下，同一宽度现在包含由间隔物60界定的两个特征和 两个间隔。因此，通过此间距倍增技术，有效地减小了光刻技术可能实现的最小特 征尺寸。虽然在上文的实例中，间距实际上减半，但间距的此减小按照惯例被称为间距加倍，或更通常地被称为间距倍增。即按照惯例，间距倍增某一因数实际上涉及使所述间距减小所述因数。事实上，间距倍增通过减小间距增加了特征的密度。因此，间距具有至少两个意义重复图案中相同特征之间的线性间隔；以及每段线性距离 的特征的密度或数目。本文保留常规术语。掩模方案或电路设计的临界尺寸(critical dimension, CD)是所述方案的最小特征 尺寸，或所述设计或方案中所存在的最小特征的最小宽度的测量值。由于例如集成电路 的不同零件中的几何复杂性和对临界尺寸的不同要求的因素，通常不是集成电路的所有 特征都将经历间距倍增。此外，间距倍增相对于常规平版印刷需要许多额外步骤；所述 额外步骤可能涉及相当大的额外费用。间距倍增对所得特征提供的控制通常比通过无间 距倍增的直接图案化所提供的控制少，因为间隔物图案仅仅遵循直接图案化的特征的轮 廓。因此，通常认为间距倍增仅对规则间隔的线(例如用于存储器阵列的导电线)有用。 另一方面，典型的微遮掩技术(例如各向同性縮小步骤)可导致特征尺寸减小，但不会 相应地增加特征密度。将非常精密的图案转移到下伏层也存在难题，因为现存的技术不 会在转移过程中充分地保持分辨度和保真度。需要可允许集成电路上的单元更小且更高 效操作的方法；此类方法将有利地增加特征密度并减小芯片尺寸。因此，需要减小集成电路的尺寸并增加计算机芯片上的电气装置阵列的可操作密 度。因此，需要形成较小特征的经改进的方法；用于增加特征密度的经改进的方法；将 产生更高效阵列的方法；以及将在不损害特征分辨度的情况下提供更紧凑阵列的技术。
技术实现思路
在一些实施例中，本专利技术包括在集成电路中形成隔离的特征的方法。所述方法可包 括提供由多层遮掩材料覆盖的衬底，以及在第一层遮掩材料中产生第一系列的可选择性 地界定的线。所述方法可进一步包括使用间隔物材料来减小所述第一系列的可选择性地 界定的线的间距，以产生第一遮掩特征布置，其间距小于第一系列的可选择性地界定的 线的间距。第一遮掩特征布置可包括由间距减小的间隔隔开的间距减小的遮掩线，且可 对应于第一图案。所述方法可进一步包括在第二层遮掩材料中产生第二系列的可选择性 地界定的线，其中所述第二系列的可选择性地界定的线不平行于第一系列的可选择性地 界定的线。所述方法可进一步包括使用间隔物材料减小第二系列的可选择性地界定的线 的间距，以产生第二遮掩特征布置，其间距小于第二系列的可选择性地界定的线的间距。 第二遮掩特征布置可包括由间距减小的间隔隔开的间距减小的遮掩线，且可对应于第二 图案。所述方法可进一步包括以通过叠加第一和第二图案而得出的第三图案对衬底进行 蚀刻，以产生隔离的特征。在一些实施例中，本专利技术包括一种在阵列中形成特征的方法。所述方法可包括减小第一光可界定线(photodefinable line)列的间距，以形成列图案。所述方法还可包括减 小一行第二光可界定线的间距，以形成与列图案交叉的行图案。所述行图案可具有行线 和行间隔。所述行线可遮掩掉下伏列图案的未暴露部分，且行间隔可留下下伏列图案的 暴露部分。交叉的列和行图案可包括具有第三图案的组合掩模。在一些实施例中，本专利技术包括用于集成电路本文档来自技高网...

【技术保护点】
一种在阵列中形成特征的方法，其包括：减小一列第一光可界定线的间距以形成列图案；以及减小一行第二光可界定线的间距以形成行图案，所述行图案与所述列图案交叉，所述行图案具有行线和行间隔，所述行线遮掩所述下伏列图案的未暴露部分，且所 述行间隔留下所述下伏列图案的暴露部分，所述交叉的列与行图案包括具有第三图案的组合掩模。

【技术特征摘要】
【国外来华专利技术】US 2005-5-23 11/134,9821.一种在阵列中形成特征的方法，其包括减小一列第一光可界定线的间距以形成列图案；以及减小一行第二光可界定线的间距以形成行图案，所述行图案与所述列图案交叉，所述行图案具有行线和行间隔，所述行线遮掩所述下伏列图案的未暴露部分，且所述行间隔留下所述下伏列图案的暴露部分，所述交叉的列与行图案包括具有第三图案的组合掩模。2. 根据权利要求1所述的方法，其进一步包括去除所述列图案的至少一些所述暴露部 分中。3. 根据权利要求1所述的方法，其中所述组合掩模界定隔离的特征。4. 根据权利要求2所述的方法，其中减小所述列的间距包括在所述第一光可界定线的 侧壁上形成侧壁间隔物。5. 根据权利要求2所述的方法，其中减小所述行的间距包括在所述第二光可界定线的 侧壁上形成侧壁间隔物。6. 根据权利要求1所述的方法，其进一步包括使用所述组合掩模来蚀刻下伏衬底中的 隔离的特征。7. 根据权利要求6所述的方法，其进一步包括在将所述隔离的特征蚀刻到下伏于不同 层下的衬底中之前，将所述第三图案转移到所述不同层。8. 根据权利要求7所述的方法，其中所述不同层由无定形碳所形成。9. 根据权利要求1所述的方法，其中所述光可界定线由光致抗蚀剂形成。10. 根据权利要求1所述的方法，其中所述第一光可界定线垂直于所述第二光可界定 线。11. 根据权利要求1所述的方法，其中减小所述第一光可界定线的间距在形成所述行的 第二光可界定线之前发生。12. 根据权利要求1所述的方法，其中所述隔离的特征包括孔。13. 根据权利要求12所述的方法，其进一步包括用导电材料填充所述孔，直到所述导电材料溢出为止；以及 用化学机械平面化来蚀刻所述导电材料的溢出部分，以产生隔离的触点。14. 根据权利要求12所述的方法，其中所述行图案包括遮掩特征的第二布置，且所述 列图案包括遮掩特征的第一布置，其中所述行图案上伏于所述列图案上，其中遮掩特征的所述第一与第二布置中的每一者具有由共用材料形成的部分，其中第一下伏 层也由所述共用材料形成，其中第二下伏层位于所述第一下伏层之下，且其中所述 方法进一步包括同时蚀刻来自遮掩特征的所述第一和所述第二布置两者的所述共 用材料的暴露部分。15. 根据权利要求14所述的方法，其在蚀刻来自遮掩特征的所述第一和所述第二布置 两者的所述共用材料的暴露部分之后，进一步包括同时蚀刻来自所述第一下伏层和 遮掩特征的所述第二布置的所述共用材料的暴露部分，以暴露所述第二下伏层的隔 离的部分。16. 根据权利要求15所述的方法，其在暴露所述第二下伏层的隔离的部分之后，进一 步包括通过选择性地蚀刻所述第二下伏层的所述暴露的隔离的部分使所述第三图 案延伸到所述第二下伏层中，以在所述第二下伏层中产生孔。17. 根据权利要求16所述的方法，其中所述共用材料是氧化物。18. 根据权利要求16所述的方法，其中所述共用材料是二氧化硅。19. 根据权利要求16所述的方法，其中所述第二下伏层是无定形碳。20. 根据权利要求l所述的方法，其中所述隔离的特征包括柱。21. 根据权利要求20所述的方法，其中所述行图案包括遮掩特征的第二布置，且所述 列图案包括遮掩特征的第一布置，其中遮掩特征的所述第二布置上伏于遮掩特征的 所述第一布置上，其中遮掩特征的所述第一和所述第二布置中的每一者具有由共用 材料形成的部分，且其中下伏层也由所述共用材料形成。22. 根据权利要求21所述的方法，其进一步包括去除遮掩特征的所述第一布置的不是 由所述共用材料形成和未由所述共用材料遮掩的那些部分。23. 根据权利要求22所述的方法，其在去除遮掩特征的所述第一布置的不是由所述共 用材料形成和未由所述共用材料遮掩的那些部分之后，进一步包括同时蚀刻来自所 述下伏层和遮掩特征的第一和第二布置两者的所述共用材料的暴露部分，及暴露不 是由所述共用材料形成的遮掩岛状物，其中所述遮掩岛状物对应于所述第三图案。24. 根据权利要求23所述的方法，其进一步包括去除所述共用材料的未由所述遮掩岛 状物遮掩的部分，以留下不是由所述共用材料形成的遮掩岛状物。25. 根据权利要求24所述的方法，其中所述共用材料是氧化物。26. 根据权利要求24所述的方法，其中所述共用材料是二氧化硅。27. 根据权利要求21所述的方法，所述方法进一步包括去除所有暴露材料的部分。28. 根据权利要求27所述的方法，其在去除所有暴露材料的部分之后，进一步包括使所述行图案延伸穿过遮掩材料的所述第一布置并进入至少一个下伏层中。29. 根据权利要求28所述的方法，其中所述方法进一步包括去除所述共用材料的暴露部分，以留下不是由所述共用材料形成的遮掩岛状物，其中所述遮掩岛状物对应于 所述第三图案。30. 根据权利要求29所述的方法，所述方法进一步包括使所述遮掩岛状物图案延伸到 下伏层中以产生柱。31. 根据权利要求20所述的方法，其中所述柱由导电材料形成。32. 根据权利要求31所述的方法，其中所述柱形成于层间电介质...

【专利技术属性】
技术研发人员：米尔柴佛阿巴契夫，居尔泰基桑德胡，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：US[美国]