读出放大器、包括其的存储设备、计算机系统和方法技术方案

技术编号:3084077 阅读:306 留言:0更新日期:2012-04-11 18:40
第一读出放大器具有耦合在一对互补的读出线之间的互补的输入和输出。每一个读出线经由耦合晶体管耦合到相应的互补的位线。耦合晶体管在初始读出周期被激活,以将来自所述位线的差分电压耦合到读出线。读出线然后与位线隔离,以允许第一读出放大器响应差分电压,而没有被位线的电容加载。读出线也耦合到第二读出放大器的互补的输出,第二读出放大器的互补的输出耦合到位线。通过将所述第二晶体管的输入耦合到所述读出线而不是位线,施加给第二读出晶体管的差分电压比位线之间的差分电压增加的快。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及存储设备,以及更具体地,涉及用于读出由存储设备中的存储单元产生的差分电压的读出放大器,该存储设备例如为动态随机存取存储器(“DRAM”)设备。
技术介绍
例如静态随机存取存储器(“SRAM”)设备和动态随机存取存储器(“DRAM”)设备的存储设备通常广泛用于各种电子系统,例如个人计算机。存储设备包括一个或多个存储单元阵列,其中在DRAM设备中,所述一个或多个存储单元阵列是以行和列形式设置的多个小电容器。图1中显示了传统的DRAM存储阵列10的一部分。阵列10包括对于阵列10的每列的一对位线DL、DL*,图1中只显示了其中的一对。大量的存储单元12耦合到位线DL、DL*。每个存储单元12都包括存取晶体管16以及耦合在晶体管16和单元板20之间存储单元电容器18,其中所述单元板20通常偏置在电源电压的一半处,例如VCC/2。电容器18通常存储与电源电压VCC或接地电压相等的电压。每个存取晶体管16的栅极通常耦合到相应的字线WL0、WL1,尽管图1中只显示了这些字线中的其中两个。对于“折叠式位线”结构,偶数的字线(例如WL0)都耦合到位线DL,以及奇数的字线(例如WL1)都耦合到互补的位线DL*。因此,对于阵列10中存储单元12的每行,都设置一条字线WL。每一对位线DL、DL*耦合到相应的读出放大器30,该读出放大器30执行两个功能第一、“平衡”位线,以及第二、读出形成在位线DL、DL*之间的差分电压,并且然后将位线驱动到对应的逻辑电平。利用平衡电路34来实现平衡位线DL、DL*,其使得它们处于相同的电压。平衡电路34包括耦合在位线DL、DL*之间的平衡晶体管36,以及耦合在一半电源电压(例如VCC/2)和相应位线DL、DL*之间的平衡偏置晶体管40、42。在操作时,响应于有效高位的平衡EQ信号,平衡晶体管36接通,以将位线DL、DL*相互耦合,以及平衡偏置晶体管40、42接通,以将位线DL、DL*耦合到VCC/2。因此,在平衡周期之后,位线DL、DL*上的电压都是VCC/2,并且因此所述位线之间的差分电压为零。正如以上所述,读出放大器30也执行读出在位线DL、DL*之间形成的差分电压以及然后将所述位线驱动到相应逻辑电平的功能。此第二个功能是通过NSENSE放大器50和PSENSE放大器52实现的。NSENSE放大器50包括一对交叉耦合的NMOS晶体管56、58,以及PSENSE放大器52类似地包括一对交叉耦合的PMOS晶体管60、62。在操作中,通过在平衡周期驱动EQ信号为有效高位来对位线DL、DL*进行初始平衡。在DL、DL*之间的差分电压基本上达到零伏之后,EQ信号转变为无效低位,以断开晶体管36、40、42。字线其中一个然后被驱动到有效高位,以接通与其耦合的存取晶体管16。接通的存取晶体管16然后将存储单元电容器18耦合到与存取晶体管16耦合的位线DL或DL*。来自电容器18的电压使得位线DL、DL*上的电压略微升高(如果电容器18在VCC)或者略微降低(如果电容器18接地)。读出启动(SENSE ENABLE)线然后被驱动为一个相对较低的电压,例如接地或微小的负电压,以及动作(ACT)线被驱动为一个相对较高的电压,例如VCC或者略高于VCC的电压。例如,假设位线DL上的电压升高,NMOS晶体管58将接通,其在时间程度上大于NMOS晶体管56接通的数量,这是因为晶体管58的栅源电压将是较大的。因此,互补的位线DL*以比DL被推向零电压更大的程度被推向SENSE ENSBLE线上的低电压。以与NSENSE放大器50的操作类似的方式,当ACT线被驱动到高位时,PSENSE放大器52中PMOS晶体管60接通,其在程度上大于PMOS晶体管62接通的程度,这是因为晶体管60的栅源电压较大。因此,晶体管60更强地将位线DL驱动到VCC。此后,位线DL上的电压进一步增大,并且互补的位线DL*上的电压进一步降低,由此使得晶体管60更强地驱动位线DL以及使晶体管62越来越弱地驱动互补的位线,到相对较高的ACT电压。与此同时,位线DL上增加的电压和互补的位线DL*上降低的电压使得晶体管58更强地驱动互补的位线DL*,以及使得晶体管56越来越弱地驱动位线DL,到相对较低的SENSE ENABLE电压。在读出周期结束时,NSENSE放大器50已经驱动互补的位线DL*到相对低SENSE ENABLE电压,以及PSENSE放大器52已经驱动位线DL到相对高的ACT电压。列选择(COLUMN SELECT)信号然后变高,以接通输入/输入(“I/O”)晶体管70、72,由此将位线DL、DL*耦合到各自的互补I/O线76、78。使得从阵列10读取数据。按照基本上与以上参考图1所示的折叠位线结构描述的相同的方式,图1所示的读出放大器30也可以用于从具有开放式位线结构的存储阵列(未示出)中读取数据位。尽管图1中所示的读出放大器30在过去工作的很好,但是在电源电压VCC的大小连续降低并且晶体管阈值电压并不能快速继续降低时,其不能快速的读出数据位线DL、DL*之间的差分电压,快速的读出数据位线DL、DL*之间的差分电压是新的存储器设计的趋势。尽管读出放大器30仍然能够正确地读出位线DL、DL*之间的电压差分,但是读出放大器30这样做所需要的时间会增大到不可接受的程度。因此需要一种即使对于具有相对小量级的电源电压也可以快速读出互补位线之间的电压差分的读出放大器。
技术实现思路
根据本专利技术的读出放大器和方法包括驱动第二读出放大器部分的第一读出放大器部分。在存储器读取操作期间,所述第一读出放大器部分只是在短时间段被初始地耦合到位线,使得电压差分被施加到第一读出放大器。此后,所述第一读出放大器部分与位线隔离,使得所述读出放大器可以响应所述差分电压,而不需要驱动相对较高位的电容数据线。因此,由第一读出放大器部分产生的差分电压可以以相对较快的速度增加。在所述第一读出放大器响应所述差分电压时,所述第一读出放大器驱动与位线耦合的第二读出放大器部分。因此,通过一个以比位线之间电压的增加速度更快的速度增加的电压,来驱动所述第二读出放大器部分。该读出放大器可以用于任何类型的使用互补的位线的存储设备,包括各种DRAM设备和静态随机存取存储器(“SRAM”)设备以及闪存设备。附图说明图1是与传统的读出放大器耦合的传统的存储阵列之一部分的示意图;图2是根据本专利技术的一个实施例的读出放大器的示意图;图3是显示图2的读出放大器的实施例的流程图;图4是显示图2的读出放大器中出现的各种信号根据时间变化的波形图;图5是使用图2的读出放大器或者根据本专利技术的读出放大器的一些其它实施例的存储设备的方框图;以及图6是使用图5的存储设备的计算机系统的方框图。具体实施例方式图2显示了根据本专利技术的一个实施例的读出放大器100。读出放大器100包括内部读出放大器部分110和外部读出放大器部分120。除了其耦合在一对互补的读出线S、S*之间而不是互补的位线DL、DL*之间之外,内部读出放大器110具有与图1中所示读出放大器10相同的拓扑图。因而,内部读出放大器110包括一对交叉耦合的PMOS读出晶体管130、132,它们经由PMOS正电源晶体管136将对应的读出线S、S*耦本文档来自技高网
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【技术保护点】
一种读出放大器,包括:第一读出放大器部分,包括:第一和第二互补的读出线;第一开关,耦合在所述第一读出线和第一电源节点之间,所述第一开关具有耦合到所述第二读出线的控制端;第二开关,耦合在所述第二读出线和所述第一电源节点之间,所述第二开关具有耦合到所述第一读出线的控制端;第三开关,耦合在所述第一读出线和第二电源节点之间,所述第三开关具有耦合到所述第二读出线的控制端;第四开关,耦合在所述第二读出线和所述第二电源节点之间,所述第四开关具有耦合到所述第一读出线的控制端;第二读出放大器部分,包括:一对互补的位线;第一开关,耦合在第一位线和第三电源节点之间,所述第一开关具有耦合到所述第二读出线的控制端;第二开关,耦合在第二位线和所述第三电源节点之间,所述第二开关具有耦合到所述第一读出线的控制端;第三开关,耦合在所述第一位线和第四电源节点之间,所述第三开关具有耦合到所述第二读出线的控制端;第四开关,耦合在所述第二位线和所述第四电源节点之间,所述第四开关具有耦合到所述第一读出线的控制端;第六开关,耦合在所述第一读出线和所述第一位线之间,所述第六开关具有一控制端;以及第七开关,耦合在所述第二读出线和所述第二位线之间,所述第七开关具有一控制端。...

【技术特征摘要】
【国外来华专利技术】US 2003-2-25 10/374,3761.一种读出放大器,包括第一读出放大器部分,包括;第一和第二互补的读出线;第一开关,耦合在所述第一读出线和第一电源节点之间,所述第一开关具有耦合到所述第二读出线的控制端;第二开关,耦合在所述第二读出线和所述第一电源节点之间,所述第二开关具有耦合到所述第一读出线的控制端;第三开关,耦合在所述第一读出线和第二电源节点之间,所述第三开关具有耦合到所述第二读出线的控制端;第四开关,耦合在所述第二读出线和所述第二电源节点之间,所述第四开关具有耦合到所述第一读出线的控制端;第二读出放大器部分,包括一对互补的位线;第一开关,耦合在第一位线和第三电源节点之间,所述第一开关具有耦合到所述第二读出线的控制端;第二开关,耦合在第二位线和所述第三电源节点之间,所述第二开关具有耦合到所述第一读出线的控制端;第三开关,耦合在所述第一位线和第四电源节点之间,所述第三开关具有耦合到所述第二读出线的控制端;第四开关,耦合在所述第二位线和所述第四电源节点之间,所述第四开关具有耦合到所述第一读出线的控制端;第六开关,耦合在所述第一读出线和所述第一位线之间,所述第六开关具有一控制端;以及第七开关,耦合在所述第二读出线和所述第二位线之间,所述第七开关具有一控制端。2.根据权利要求1所述的读出放大器,其中,所述多个开关的每一个都包括各自的FET晶体管。3.根据权利要求2所述的读出放大器,其中,所述多个开关的每一个都包括各自的MOSFET晶体管。4.根据权利要求1所述的读出放大器,其中,所述第一电源电压和所述第三电源电压彼此相等。5.根据权利要求4所述的读出放大器,其中,所述第一和第三电源电压包括正电压。6.根据权利要求1所述的读出放大器,其中,所述第二电源电压和所述第四电源电压彼此不同。7.根据权利要求6所述的读出放大器,其中,所述第二电源电压包括负电压,以及所述第四电源电压包括零伏。8.根据权利要求1所述的读出放大器,还包括控制电路,耦合到所述第六和第七开关的控制端。9.根据权利要求8所述的读出放大器,还包括第八开关,耦合在所述第四电源节点和电源端之间,所述第八开关具有一控制端,以及其中,所述控制电路进一步耦合到所述第八开关的所述控制端。10.根据权利要求1所述的读出放大器,还包括第八开关,耦合在所述第一电源节点和第一电源端之间,所述第八开关具有一控制端;以及第九开关,耦合在所述第三电源节点和第二电源端之间,所述第九开关具有一控制端。11.一种用于读出差分电压的放大器,包括第一读出放大器,具有互补的第一和第二输出端以及互补的第一和第二输入端,所述第一输入端耦合到所述第二输出端,以及所述第二输入端耦合到所述第一输出端;第二读出放大器,具有互补的第一和第二输出端以及互补的第一和第二输入端,所述第一输入端耦合到所述第一读出放大器的所述第二输出端,以及所述第二输入端耦合到所述第一读出放大器的所述第一输出端;耦合电路,用于将所述第一读出放大器的第一输出端耦合到所述第二读出放大器的第一输出端,并且将所述第一读出放大器的第二输出端耦合到所述第二读出放大器的第二输出端。12.根据权利要求11所述的读出放大器,其中,所述耦合电路包括第一开关,将所述第一读出放大器的第一输出端耦合到所述第二读出放大器的第一输出端,所述第一开关具有一控制端;以及第二开关,将所述第一读出放大器的第二输出端耦合到所述第二读出放大器的第二输出端,所述第二开关具有一控制端。13.根据权利要求12所述的读出放大器,其中,所述第一和第二开关包含各自的FET晶体管。14.根据权利要求11所述的读出放大器,还包括第一开关,通过所述第一开关将第一电源电压耦合到所述第一读出放大器;第二开关,通过所述第二开关将第二电源电压耦合到所述第一读出放大器;第三开关,通过所述第三开关将第三电源电压耦合到所述第二读出放大器;以及第四开关,通过所述第四开关将第四电源电压耦合到所述第二读出放大器。15.根据权利要求14所述的读出放大器,其中,所述第一、第二、第三和第四开关包含各自的FET晶体管。16.根据权利要求14所述的读出放大器,其中,所述第一电源电压与所述第三电源电压相同,并且所述第二电源电压与所述第四电源电压不同。17.根据权利要求16所述的读出放大器,其中,所述第一和第二电源电压是正电压,所述第二电源电压是负电压,并且所述第四电源电压为零伏。18.一种读出放大器,包括第一读出放大器部分,包括第一和第二互补的读出线;第一p沟道读出晶体管,其源极和漏极耦合在所述第一读出线和第一电压之间,并且其栅极耦合到所述第二读出线;第二p沟道读出晶体管,其源极和漏极耦合在所述第二读出线和所述第一电压之间,并且其栅极耦合到所述第一读出线;第一n沟道读出晶体管,其源极和漏极耦合在所述第一读出线和第二电压之间,并且其栅极耦合到所述第二读出线;第二n沟道读出晶体管,其源极和漏极耦合在所述第二读出线和所述第二电压之间,并且其栅极耦合到所述第一读出线;第二读出放大器部分,包括一对互补的位线;第一p沟道读出晶体管,其源极和漏极耦合在第一位线和第三电压之间,并且其栅极耦合到所述第二读出线;第二p沟道读出晶体管,其源极和漏极耦合在所述第二位线和所述第三电压之间,并且其栅极耦合到所述第一读出线;第一n沟道读出晶体管,其源极和漏极耦合在所述第一位线和第四电压之间,并且其栅极耦合到所述第二读出线;第二n沟道读出晶体管,其源极和漏极耦合在所述第二位线和所述第四电压之间,并且其栅极耦合到所述第一读出线;第一耦合晶体管,其源极和漏极耦合在所述第一读出线和所述第一位线之间;以及第二耦合晶体管,其源极和漏极耦合在所述第二读出线和所述第二位线之间。19.根据权利要求18所述的读出放大器,其中,所述第一电压和所述第三电压彼此相等。20.根据权利要求19所述的读出放大器,其中,所述第一和第三电压包括正电压。21.根据权利要求18所述的读出放大器,其中,所述第二电压和所述第四电压彼此不同。22.根据权利要求21所述的读出放大器,其中,所述第二电压包括负电压,并且所述第四电压包括零伏。23.根据权利要求18所述的读出放大器,还包括控制电路,耦合到所述第一耦合晶体管的栅极并且耦合到所述第二耦合晶体管的栅极。24.根据权利要求18所述的读出放大器,其中,所述耦合晶体管包括各自的n沟道晶体管。25.一种存储设备,包括行地址电路,可操作用于接收和解码施加到所述存储设备的外部地址端的行地址信号;列地址电路,可操作用于接收和解码施加到所述外部地址端的列地址信号;至少一个以行和列设置的存储单元阵列,所述存储单元的每一个都用于将写入所述阵列或者从所述阵列读取的数据位存储在由所述解码的行地址信号以及所述解码的列地址信号所确定的位置;多个读出放大器,设置用于所述至少一个阵列中的存储单元的各个列,所述读出放大器的每一个都包括第一读出放大器部分,包括第一和第二互补的读出线;第一p沟道读出晶体管,其源极和漏极耦合在所述第一读出线和第一电压之间,并且其栅极耦合到所述第二读出线;第二p沟道读出晶体管,其源极和漏极耦合在所述第二读出线和所述第一电压之间,并且其栅极耦合到所述第一读出线;第一n沟道读出晶体管,其源极和漏极耦合在所述第一读出线和第二电压之间,并且其栅极耦合到所述第二读出线;第二n沟道读出晶体管,其源极和漏极耦合在所述第二读出线和所述第二电压之间,并且其栅极耦合到所述第一读出线;第二读出放大器部分,包括一对互补的位线;第一p沟道读出晶体管,其源极和漏极耦合在第一位线和第三电压之间,并且其栅极耦合到所述第二读出线;第二p沟道读出晶体管,其源极和漏极耦合在第二位线和所述第三电压之间,并且其栅极耦合到所述第一读出线;第一n沟道读出晶体管,其源极和漏极耦合在所述第一位线和第四电压之间,并且其栅极耦合到所述第二读出线;第二n沟道读出晶体管,其源极和漏极耦合在所述第二位线和所述第四电压之间,并且其栅极耦合到所述第一读出线;第一耦合晶体管,其源极和漏极耦合在所述第一读出线和所述第一位线之间;以及第二耦合晶体管,其源极和漏极耦合在所述第二读出线和所述第二位线之间;数据路径电路,用于将与所述数据位相对应的数据信号耦合在所述多个读出放大器和所述存储设备的外部数据端之间;以及命令解码器,用于解码施加到所述存储设备的各个外部命令端的多个命令信号,所述命令解码器产生与所述解码的命令信号相对应的控制信号。26.根据权利要求25所述的存储设备,其中,所述第一电压和所述第三电压彼此相等。27.根据权利要求26所述的存储设备,其中,所述第一和第三电压包括正电压。28.根据权利要求25所述的存储设备,其中,所述第二电压和所述第四电压彼此不同。29.根据权利要求28所述的存储设备,其中,所述第二电压包括负电压,并且所述第四电压包括零伏。30.根据权利要求25所述的存储设备,还包括控制电路,耦合到所述第一耦合晶体管的栅极并且耦合到所述第二耦合晶体管的栅极。31.根据权利要求30所述的读出放大器,其中,所述耦合晶体管包含各自的n沟道晶体管。32.根据权利要求25所述的存储设备,其中,所述存储设备包括动态随机存取存储设备。33.根据权利要求32所述的存储设备,其中,所述动态随机存取存储射设备包括同步动态随机存取存储设备。34.一种存储设备,包括行地址电路,用于接收和解码施加到所述存储设备的外部地址端的行地址信号;列地址电路,用于接收和解码施加到所述外部地址端的列地址信号;至少一个以行和列设置的存储单元阵列,所述存储单元的每一个都将写入所述阵列或者从所述阵列读取的数据位存储在由所述解码的行地址信号以及所述解码的列地址信号所确定的位置;多个读出放大器,设置用于所述至少一个阵列中的存储单元的各个列,所述读出放大器的每一个都包括第一读出放大器部分,具有互补的第一和第二输出端以及互补的第一和第二输入端,所述第一输入端耦合到所述第二输出端,并且所述第二输入端耦合到所述第一输出端;第二读出放大器部分,具有互补的第一和第二输出端以及互补的第一和第二输入端,所述第一输入端耦合到所述第一读出放大器部分的第二输出端,并且所述第二输入端耦合到所述第一读出放大器部分的第一输出端;以及耦合电路,用于将所述第一读出放大器部分的所述第一输出端耦合到所述第二读出放大器部分的所述第一输出端,并且将所述第一读出放大器部分的所述第二输出端耦合到所述第二读出放大器部分的所述第二输出端。数据路径电路,用于将与所述数据位相对应的数据信号耦合在所述多个读出放大器和所述存储设备的外部数据端之间;以及命令解码器,用于解码施加到所述存储设备的各个外部命令端的多个命令信号,所述命令解码器产生与所述解码的命令信号相对应的控制信号。35.根据权利要求34所述的存储设备,其中,所述耦合电路包括第一开关,将所述第一读出放大器部分的第一输出端耦合到所述第二读出放大器部分的第一输出端,所述第一开关具有一控制端;以及第二开关,将所述第一读出放大器部分的第二输出端耦合到所述第二读出放大器部分的第二输出端,所述第二开关具有一控制端。36.根据权利要求35所述的存储设备,其中,所述第一和第二开关包含各自的FET晶体管。37.根据权利要求34所述的存储设备,还包括第一开关,通过所述第一开关将第一电源电压耦合到所述第一读出放大器部分;第二开关,通过所述第二开关将第二电源电压耦合到所述第一读出放大器部分;第三开关,通过所述第三开关将第三电源电压耦合到所述第二读出放大器部分;第四开关,通过所述第四开关将第四电源电压耦合到所述第二读出放大器部分。38.根据权利要求37所...

【专利技术属性】
技术研发人员:唐纳德M摩根
申请(专利权)人:米克伦技术公司
类型:发明
国别省市:US[美国]

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