非易失性高速存储单元制造技术

本发明专利技术公开了一种非易失性高速存储单元以及使用该存储单元的存储器。该存储单元包括第一场效应管、第二场效应管和第三浮栅场效应管；第一场效应管的栅极与行选线连接，第一场效应管的源极和漏极两者中一个与列选线连接，另一个与第二场效应管的栅极连接并与第三浮栅场效应管的源极和漏极两者中的一个连接；第二场效应管的源极和漏极两者中一个与第三浮栅场效应管的栅极连接，另一个引出形成编程端；第三浮栅场效应管的源极和漏极两者中未与第一场效应管连接的一个引出形成预充电端；通过编程端和预充电端外接的不同状态，第二场效应管与第三浮栅场效应管之间进行存储的信息的转移。本发明专利技术的存储单元上电存取速度快，掉电信息不丢失，且成本低。

【技术实现步骤摘要】

本专利技术涉及存储器，更具体地说，涉及一种非易失性高速存储单元以及使用所述存储单元的非易失性高速存储器。
技术介绍
半导体存储器为目前广泛应用于计算机、通信等领域的一种器件。半导体存储器利用具有记忆特性的半导体电路存储数字信息，根据其保存数据的持久性可分为易失性存储器和非易失性存储器。易失性存储器单元具有存取速度快、可无序随机存取、数据掉电即丢失等特点，常见的易失性存储器有SRAM、DRAM、SDRAM、DDR、RAMBUS等。非易失性存储器具有数据掉电可长时间保存、可重复擦写、写入时间长等特点，常见的非易失性存储器有FLASH、EPROM、EEPROM等。DRAM存储器利用电容存储电荷的特性来存储数字信号，其存储单元具有结构简单、成本低、存取速度快、可无序随机存取等特点。DRAM基本存储单元的结构如图1所示，由一个晶体管和一个电容器构成，电容器的状态决定了这个DRAM单元的逻辑状态是“1”还是“0”。电容器可以存储一定量的电子或电荷，充电的电容器在数字电子中被认为是逻辑上的“1”，而“空”的电容器则认为是逻辑上的“0”。电容器不能持久的保持存储的电荷，所以需要定时充电以补充泄漏的电荷，这便是DRAM存储单元的刷新。该存储单元需要不断定时刷新，才能保持暂存的数据，一般刷新占用了工作时间的6％。同时，电容器的冲放电需要一定的时间，虽然对于电容器来说这个时间很短，只有大约0.2-0.18微妙，但是在这个期间内该存储单元不能执行存取操作，这会导致数据读取的延迟。SRAM存储器具有不需要刷新、存取无延时等特点，其基本结构如图2所示，由T1-T6六个晶体管构成一个存储单元，组成一个RS触发器，然后通过数据线使RS触发器翻转到R态或S态来分别表示数据“0”或“1”，从而达到存储数据的目的。SRAM存储单元同样在掉电后数据无法保存，并且需要六个晶体管，成本高，电路复杂，容量提高困难。Flash存储器具有掉电数据不丢失、存取无延时等特点。Flash的基本存储结构如图3A和3B所示，Flash存储单元使用了特殊的浮栅场效应管，利用高电压(12V)将电荷吸入浮栅或者从浮栅中清除来表达存储数据的“1”或“0”状态，从而实现信息的存储。掉电的情况下，该场效应管浮栅上的电荷不会消失，因此信息仍然可以保存。但是，Flash的写入周期很长，写入前必需先擦除，导致随机写入很缓慢，比DRAM要慢1000倍以上。
技术实现思路
本专利技术要解决的技术问题在于，针对上述现有技术的不足，提出一种非易失性高速存储单元，在上电时保持类似DRAM的快速、随机存取的特点，在掉电后可以长期保存数据。本专利技术解决其技术问题所采用的技术方案是提出一种非易失性高速存储单元，其特征在于，包括第一场效应管、第二场效应管和第三浮栅场效应管；第一场效应管的栅极与行选线连接，第一场效应管的源极和漏极两者中的一个与列选线连接，另一个与第二场效应管的栅极连接并与第三浮栅场效应管的源极和漏极两者中的一个连接；第二场效应管的源极和漏极两者中的一个与第三浮栅场效应管的栅极连接，另一个引出形成编程端；第三浮栅场效应管的源极和漏极两者中未与第一场效应管连接的一个引出形成预充电端；通过所述编程端和预充电端外接的不同状态，所述第二场效应管与所述第三浮栅场效应管之间进行存储的信息的转移。在上述的非易失性高速存储单元中，所述编程端接地且所述预充电端接工作电压源时，通过行选线上的控制信号将第一场效应管断开，第三浮栅场效应管的浮栅内若存储有电荷则第三浮栅场效应管导通，使第二场效应管的栅源极/栅漏极电容充电。在上述的非易失性高速存储单元中，所述编程端接负高压源且所述预充电端接地时，通过行选线上的控制信号将第一场效应管断开，第二场效应管的栅源极/栅漏极电容上若存储有电荷则第二场效应管导通，清除第三浮栅场效应管的浮栅内的电荷。在上述的非易失性高速存储单元中，所述编程端接地且所述预充电端悬空时，第三浮栅场效应管断开，第一场效应管以及第二场效应的栅源极/栅漏极电容构成DRAM单元来存储数据信息。在上述的非易失性高速存储单元中，所述编程端接正高压源且所述预充电端接地时，通过行选线上的控制信号将第一场效应管断开，第二场效应管的栅源极/栅漏极电容上若存储有电荷则第二场效应管导通，使电荷进入第三浮栅场效应管的浮栅内。在上述的非易失性高速存储单元中，所述第一场效应管和第二场效应管是增强型N沟道MOS场效应管或增强型P沟道MOS场效应管。本专利技术还提出一种非易失性高速存储器，包括存储单元阵列，所述存储单元阵列内的每个存储单元包括第一场效应管、第二场效应管和第三浮栅场效应管；第一场效应管的栅极与行选线连接，第一场效应管的源极和漏极两者中的一个与列选线连接，另一个与第二场效应管的栅极连接并与第三浮栅场效应管的源极和漏极两者中的一个连接；第二场效应管的源极和漏极两者中的一个与第三浮栅场效应管的栅极连接，另一个引出形成编程端；第三浮栅场效应管的源极和漏极两者中未与第一场效应管连接的一个引出形成预充电端；所述存储单元阵列内所有存储单元的编程端和预充电端分别并联连接在一起，通过所述编程端和预充电端外接的不同状态，所述第二场效应管与所述第三浮栅场效应管之间进行存储的信息的转移。在上述的非易失性高速存储器中，所述编程端接地且所述预充电端接工作电压源时，通过行选线上的控制信号将所述存储单元内的第一场效应管断开，第三浮栅场效应管的浮栅内若存储有电荷则第三浮栅场效应管导通，使第二场效应管的栅源极/栅漏极电容充电。在上述的非易失性高速存储器中，所述编程端接负高压源且所述预充电端接地时，通过行选线上的控制信号将所述存储单元内的第一场效应管断开，第二场效应管的栅源极/栅漏极电容上若存储有电荷则第二场效应管导通，清除第三浮栅场效应管的浮栅内的电荷。在上述的非易失性高速存储器中，所述编程端接地且所述预充电端悬空时，所述存储单元内的第三浮栅场效应管断开，第一场效应管以及第二场效应的栅源极/栅漏极电容构成DRAM单元来存储数据信息。在上述的非易失性高速存储器中，所述编程端接正高压源且所述预充电端接地时，通过行选线上的控制信号将所述存储单元内的第一场效应管断开，第二场效应管的栅源极/栅漏极电容上若存储有电荷则第二场效应管导通，使电荷进入第三浮栅场效应管的浮栅内。实施本专利技术的非易失性高速存储单元以及由该存储单元构成的存储器，具有以下有益效果本专利技术的非易失性高速存储器在上电状态下具备与DRAM相同的随机存取速度，掉电后具备非易失性存储器长期保存数据的特性；从掉电状态到上电状态的预充电时间极短，掉电时保存大量数据的时间极短，可以在毫秒级的时间内保存数据，因此可以在电源不稳定的情况下极大的提高通信系统或者计算机系统的可靠性；本专利技术的非易失性高速存储器成本低，其使用成本仅为相同容量的SRAM的一半，同等芯片面积可用存储单元的数量则比SRAM多一倍。附图说明下面将结合附图及实施例对本专利技术作进一步说明，附图中图1是现有的DRAM存储单元的结构示意图；图2是现有的SRAM存储单元的结构示意图；图3A是现有的Flash存储器使用的浮栅场效应管的结构示意图；图3B是现有的Flash存储器使用的浮栅场效应管的的电路图；图4是本专利技术的非易失性高速存储单元的结构示意图；图5本文档来自技高网...

【技术保护点】
一种非易失性高速存储单元，其特征在于，包括第一场效应管、第二场效应管和第三浮栅场效应管；第一场效应管的栅极与行选线连接，第一场效应管的源极和漏极两者中的一个与列选线连接，另一个与第二场效应管的栅极连接并与第三浮栅场效应管的源极和漏极两者中的一个连接；第二场效应管的源极和漏极两者中的一个与第三浮栅场效应管的栅极连接，另一个引出形成编程端；第三浮栅场效应管的源极和漏极两者中未与第一场效应管连接的一个引出形成预充电端；通过所述编程端和预充电端外接的不同状态，所述第二场效应管与所述第三浮栅场效应管之间进行存储的信息的转移。

【技术特征摘要】
1.一种非易失性高速存储单元，其特征在于，包括第一场效应管、第二场效应管和第三浮栅场效应管；第一场效应管的栅极与行选线连接，第一场效应管的源极和漏极两者中的一个与列选线连接，另一个与第二场效应管的栅极连接并与第三浮栅场效应管的源极和漏极两者中的一个连接；第二场效应管的源极和漏极两者中的一个与第三浮栅场效应管的栅极连接，另一个引出形成编程端；第三浮栅场效应管的源极和漏极两者中未与第一场效应管连接的一个引出形成预充电端；通过所述编程端和预充电端外接的不同状态，所述第二场效应管与所述第三浮栅场效应管之间进行存储的信息的转移。2.根据权利要求1所述的非易失性高速存储单元，其特征在于，所述编程端接地且所述预充电端接工作电压源时，通过行选线上的控制信号将第一场效应管断开，第三浮栅场效应管的浮栅内若存储有电荷则第三浮栅场效应管导通，使第二场效应管的栅源极/栅漏极电容充电。3.根据权利要求1所述的非易失性高速存储单元，其特征在于，所述编程端接负高压源且所述预充电端接地时，通过行选线上的控制信号将第一场效应管断开，第二场效应管的栅源极/栅漏极电容上若存储有电荷则第二场效应管导通，清除第三浮栅场效应管的浮栅内的电荷。4.根据权利要求1所述的非易失性高速存储单元，其特征在于，所述编程端接地且所述预充电端悬空时，第三浮栅场效应管断开，第一场效应管以及第二场效应的栅源极/栅漏极电容构成DRAM单元来存储数据信息。5.根据权利要求1所述的非易失性高速存储单元，其特征在于，所述编程端接正高压源且所述预充电端接地时，通过行选线上的控制信号将第一场效应管断开，第二场效应管的栅源极/栅漏极电容上若存储有电荷则第二场效应管导通，使电荷进入第三浮栅场效应管的浮栅内。6.根据权利要求1所述的非易失性高速存储单元，其特征在于，所述第一场效应管和第二场效应管是增强型N沟道MOS场效应管或增强型P沟道MOS场效应管。7.一种非易失...

【专利技术属性】
技术研发人员：欧健，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：94[中国|深圳]