包括浮体晶体管无电容器存储单元的存储器件及相关方法技术

一种包括存储单元阵列的半导体存储器件，该存储单元阵列包括多个单位存储单元，其中每个单位存储单元包括互补第一和第二浮体晶体管无电容器存储单元。由第一和第二浮体晶体管无电容器存储单元的阈值电压状态的差来定义向每个单位存储单元写入和从每个单位存储单元读取的逻辑值。

【技术实现步骤摘要】

本专利技术一般涉及半导体存储器件，并且，更具体地，本专利技术涉及包括浮体无电容器(floating body capacitorless)存储单元的半导体存储器件，并涉及操作这样的器件的方法。
技术介绍
典型地，动态随机存取存储(DRAM)器件的存储单元由用于存储电荷的电容器和用于存取电容器的晶体管构成。由电容器的电压确定每个存储单元的逻辑值。然而，在提高器件集成度的努力下，已提出了由单个晶体管构成的DRAM存储单元。这些单晶体管类型的存储单元在此被称为“浮体晶体管无电容器存储单元”，并且，在一些实例中，使用缩写短语“晶体管单元”。在写入模式下，通过变化单元的沟体(channel body)电位来改变浮体晶体管无电容器存储单元的阈值电压，并且，在读取模式下，基于通过该单元的电流量而区分逻辑状态。下面参考图1更详细地解释这一点。图1是浮体晶体管无电容器存储单元的示例的截面示意图。如图所示，此示例中的浮体晶体管无电容器存储单元包括硅(Si)衬底100和埋入氧化层101。位于埋入氧化层101上方的是在源极和漏极区域103和104之间插入的浮沟体区域102。栅极电介质105和栅极106排列在浮沟体区域102上方并且形成绝缘层107(例如SiO2层)以将浮体晶体管无电容器存储单元与衬底100上的其他器件绝缘。逻辑“1”和“0”状态取决于浮体晶体管无电容器存储单元的阈值电压Vth，并且，下面在表1中示出了施加到浮体晶体管无电容器存储单元的写入和读取电压的示例表1 在写入数据“1”操作中，设置偏压条件，其中Vgs＞Vth且Vgd＜Vth，这使得晶体管单元在饱和区域中操作。在此状态下，在漏极区域104与浮沟体区域102的接合处发生冲击电离(impact ionization)。结果，在浮沟体区域102中注入空穴。这增加了浮沟体区域102的电位，并减小了浮体晶体管无电容器存储单元的阈值电压Vth。在写入数据“0”操作中，漏极电压Vd降低到负值电压，以在浮沟体区域102与漏极区域104之间的接合处建立正向偏压条件。正向偏压使得浮沟体区域102中包含的空穴迁移到漏极区域104中。这减小了浮沟体区域102的电位，并增加了阈值电压Vth。在读取操作中，设置偏压条件，使得Vgs＞Vth且Vgd＞Vth，并使得晶体管单元在其线性区域中操作。测量漏极电流，并将其与参考单元电流相比，以由此辨别浮体晶体管无电容器存储单元处于高(逻辑“0”)还是低(逻辑“1”)电压阈值Vth状态。更具体地，如果所测量的漏极电流小于参考电流，则读取逻辑“0”状态。如果所测量的漏极电流大于参考电流，则读取逻辑“1”状态。传统地，使用分别被编程为“0”和“1”状态的参考(或虚拟(Dummy))晶体管单元来生成参考单元电流。此外，利用参考电压生成电路和其他电路来生成位于“0”与“1”参考晶体管单元的漏极电流之间的参考电流。例如，参见以Fujita等的名义的、在2003年5月20日授权的美国专利第6567330号。浮体晶体管无电容器存储单元的读取易于产生多种错误。下面参考图2A到2C来描述这样的错误的例子。图2A和2B示出了多个浮体晶体管无电容器存储单元的“0”状态和“1”状态漏极电流分布201和202，以及与多个读取操作相关联的参考单元电流分布203。图2A示出了参考单元电流分布203与“0”状态漏极电流分布201在210处重叠的情况，而图2B示出了参考单元电流分布203和“1”状态漏极电流分布202在211处重叠的情况。在任一情况下，都将发生读取错误。可能由于包括工艺变化、温度变化等的多个因素而导致图2A和2B的重叠情形210和211。图2C示出了晶体管单元“0”状态与“1”状态漏极电流分布201与202在212相互重叠的情况。这可能是由于浮体晶体管无电容器存储单元的易失性质导致的。即，从浮沟体区域的渗漏可导致单元晶体管的阈值电压Vth漂移。因而，有必要以与刷新传统的电容器型DRAM单元非常相同的方式，来周期性地刷新浮体晶体管无电容器存储单元。除了上述的读取错误的倾向外，传统的浮体晶体管无电容器存储单元DRAM器件还有需要提供用来生成参考电流的参考电流生成器、参考存储单元以及其他电路的缺点。当尝试增加存储器件的密度时，这些可能成为负担而且，在用于刷新参考存储单元的刷新操作中消耗了额外的时间。
技术实现思路
根据本专利技术的一个方面，提供了一种半导体存储器件，其包括存储单元阵列，该存储单元阵列包括多个单位存储单元，其中每个单位存储单元包括互补第一和第二浮体晶体管无电容器存储单元。根据本专利技术的另一方面，提供了一种半导体存储器件，其包括存储单元阵列，该存储单元阵列包括按行和列布置的多个单位存储单元，其中每个单位存储单元包括互补第一和第二浮体晶体管无电容器存储单元。该存储器件还包括被连接到单位存储单元的相应奇行的多个奇位线对，其中每个奇位线对包括被连接到每个相应奇行的第一浮体晶体管无电容器存储单元的第一奇位线、以及被连接到每个相应奇行的第二浮体晶体管无电容器存储单元的第二奇位线。该存储器件还包括被连接到单位存储单元的相应偶行的多个偶位线对，其中每个偶位线对包括被连接到每个相应偶行的第一浮体晶体管无电容器存储单元的第一偶位线、以及被连接到每个相应偶行的第二浮体晶体管无电容器存储单元的第二偶位线。该存储器件还包括奇和偶读出电路；奇和偶读出位线对，分别被可操作地耦接到奇和偶读出电路；奇位线选择器，其选择性地将从多个奇位线对中选择的奇位线对耦接到奇读出位线对；以及偶位线选择器，其选择性地将从多个偶位线对中选择的偶位线对耦接到偶读出位线对。根据本专利技术的再一方面，提供了一种半导体存储器件，其包括存储单元阵列，该存储单元阵列包括多个单位存储单元，其中每个单位存储单元包括位于第一存储块阵列中的第一浮体晶体管无电容器存储单元、以及位于第二存储块阵列中的互补的第二浮体晶体管无电容器存储单元。该存储器件还包括被可操作地耦接到位于第一存储块阵列中的对应的第一浮体晶体管无电容器存储单元的多个第一位线、以及被可操作地连接到位于第二存储块阵列中的对应的第二浮体晶体管无电容器存储单元的多个第二位线。该存储器件还包括读出电路，其可操作地位于第一和第二存储块阵列之间；读出位线对，其被可操作地耦接到该读出电路；第一位线选择器，其选择性地将多个第一位线中的第一位线耦接到读出位线对中的一个；以及第二位线选择器，其选择性地将多个第二位线中的第二位线耦接到读出位线对中的另一个。根据本专利技术的再一方面，提供了一种将数据写入到包括浮体晶体管无电容器存储单元的半导体存储器件中的方法。该方法包括将第一浮体晶体管无电容器存储单元的阈值电压设置到第一阈值电压；以及将第二浮体晶体管无电容器存储单元的阈值电压设置到第二阈值电压。该第一和第二浮体晶体管无电容器存储单元构成单位存储单元，并且，由第一和第二浮体晶体管无电容器存储单元的第一和第二阈值电压状态的差来定义向每个单位存储单元中写入的逻辑值。根据本专利技术的再一方面，提供了一种读取包括浮体晶体管无电容器存储单元的半导体存储器件的数据的方法。该方法包括确定第一浮体晶体管无电容器存储单元的阈值电压状态；以及确定第二浮体晶体管无电容器存储单元的阈值电压状态。其中，该本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括存储单元阵列，该存储单元阵列包括多个单位存储单元，其中每个单位存储单元包括互补第一和第二浮体晶体管无电容器存储单元。

【技术特征摘要】
KR 2005-12-7 118907/05;US 2006-10-12 11/546,4031.一种半导体存储器件，包括存储单元阵列，该存储单元阵列包括多个单位存储单元，其中每个单位存储单元包括互补第一和第二浮体晶体管无电容器存储单元。2.如权利要求1所述的半导体存储器件，还包括连接到单位存储单元的互补第一和第二浮体晶体管无电容器存储单元的多个互补位线对。3.如权利要求2所述的半导体存储器件，还包括至少一个数据线；读出电路，其被可操作地耦接到所述至少一个数据线；以及位线选择器，其选择性地将从多个位线对中选择的位线对耦接到所述读出电路。4.如权利要求3所述的半导体存储器件，其中所述至少一个数据线包括第一和第二互补数据线。5.如权利要求4所述的半导体存储器件，其中读出电路包括锁存器电路，其包括被可操作地耦接到第一互补数据线的第一锁存器节点、以及被可操作地耦接到第二互补数据线的第二锁存器节点；以及读出放大器，其包括分别被可操作地耦接到所选位线对的第一和第二输入、以及被可操作地耦接到锁存器电路的第一和第二锁存器节点之一的输出6.如权利要求2所述的半导体存储器件，还包括数据写入线、以及互补第一和第二数据读取线；读出电路，被可操作地耦接到数据写入线、以及互补第一和第二数据读取线；以及位线选择器，其选择性地将从多个位线对中选择的位线对耦接到所述读出电路。7.如权利要求6所述的半导体存储器件，其中读出电路包括锁存器电路，其包括被可操作地耦接到第一数据读取线的第一锁存器节点、以及被可操作地耦接到第二数据读取线并耦接到数据写入线的第二锁存器节点；以及读出放大器，其包括分别被可操作地耦接到所选位线对的第一和第二输入、以及被可操作地耦接到锁存器电路的第一和第二锁存器节点之一的输出。8.如权利要求1所述的半导体存储器件，其中单位存储单元的互补第一和第二浮体晶体管无电容器存储单元被交替布置在相同的存储块中。9.如权利要求1所述的半导体存储器件，其中单位存储单元的互补第一和第二浮体晶体管无电容器存储单元被布置在不同的存储块中。10.如权利要求1所述的半导体存储器件，由互补第一和第二浮体晶体管无电容器存储单元的阈值电压的差来定义每个单位存储单元的逻辑值11.一种半导体存储器件，包括存储单元阵列，其包括按行和列布置的多个单位存储单元，其中每个单位存储单元包括互补第一和第二浮体晶体管无电容器存储单元；多个奇位线对，其被连接到单位存储单元的相应奇行，其中每个奇位线对包括被连接到每个相应奇行的第一浮体晶体管无电容器存储单元的第一奇位线、以及被连接到每个相应奇行的第二浮体晶体管无电容器存储单元的第二奇位线；多个偶位线对，其被连接到单位存储单元的相应偶行，其中每个偶位线对包括被连接到每个相应偶行的第一浮体晶体管无电容器存储单元的第一偶位线、以及被连接到每个相应偶行的第二浮体晶体管无电容器存储单元的第二偶位线；奇和偶读出电路；奇和偶读出位线对，分别被可操作地耦接到奇和偶读出电路；奇位线选择器，其选择性地将从多个奇位线对中选择的奇位线对耦接到奇读出位线对；以及偶位线选择器，其选择性地将从多个偶位线对中选择的偶位线对耦接到偶读出位线对。12.如权利要求11所述的半导体存储器件，还包括被可操作地耦接到奇读出电路的第一互补数据线、以及被可操作地耦接到偶读出电路的第二互补数据线。13.如权利要求12所述的半导体存储器件，其中奇读出电路包括(a)第一锁存器电路，其包括被可操作地耦接到第一互补数据线中的一个的第一锁存器节点、以及被可操作地耦接到第一互补数据线中的另一个的第二锁存器节点；以及(b)第一读出放大器，其包括分别被可操作地耦接到奇读出位线对的第一和第二输入、以及被可操作地耦接到第一锁存器电路的第一和第二锁存器节点中的一个的输出；以及其中偶读出电路包括(a)第二锁存器电路，其包括被可操作地耦接到第二互补数据线中的一个的第一锁存器节点、以及被可操作地耦接到第二互补数据线中的另一个的第二锁存器节点；以及(b)第二读出放大器，其包括分别被可操作地耦接到偶读出位线对的第一和第二输入、以及被可操作地耦接到第二锁存器电路的第一和第二锁存器节点中的一个的输出。14.如权利要求13所述的半导体存储器件，还包括列解码器，其响应于列地址而生成列选择信号。15.如权利要求14所述的半导体存储器件，其中奇读出电路包括由列选择信号控制、并分别被耦接在第一锁存器电路的第一和第二锁存器节点与奇读出位线对之间的第一传送门，并且，其中偶读出电路包括由列选择信号控制、并分别被耦接在第二锁存器电路的第一和第二锁存器节点与偶读出位线对之间的第二传送门。16.如权利要求11所述的半导体存储器件，还包括被可操作地耦接到每个第一读出电路的第一数据写入线和第一互补数据读取线、以及被可操作地耦接到每个第二读出电路的第二数据写入线和第二互补数据读取线。17.如权利要求16所述的半导体存储器件，其中奇读出电路包括(a)第一锁存器电路，其包括被可操作地耦接到第一互补数据读取线中的一个的第一锁存器节点、以及被可操作地耦接到第一互补数据读取线中的另一个并耦接到第一数据写入线的第二锁存器节点；以及(b)第一读出放大器，其包括分别被可操作地耦接到奇读出...

【专利技术属性】
技术研发人员：李永宅，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]