音调发生装置和方法制造方法及图纸

执行音调发生、同时有效使用宽的比特宽度总线从本质上有效消除从作出音调表达请求直到其被表达出来为止的延迟的装置。产生音调的算术处理装置把数据从音调数据所存储的存储器中一次读出。它是这样设置的，使得从作出音调发出请求直到音调实际上产生并表达的时刻为止的延迟时间是可以忽略的。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及音调发生装置、方法，和发行介质。更具体地本专利技术涉及音调发生装置、方法，和发行介质，在各种的处理阶段，比如从存储器读取用于产生音调的数据、处理它、再一次将它储存到存储器中，所处理的数据量应当使得延迟时间从请求表达预定音调的时候开始直到它实际被表达的时候为止的延迟时间不会带来任何问题，并且它是以一定量批处理，使得总线能有效地被使用。半导体技术的进步已经使一个单片上可以设置算术处理装置(例如，中央处理器(CPU)或数字信号处理器(DSP))，和主存储设备(例如，动态随机存储器(DRAM)或静态RAM(静态随机存取存储器))。数据在它们之间经总线传送。在传统的音调发生装置中，类似声调(pitch，节距)转换或包络处理的声信号源处理是由这些算术处理装置按周期Ts(抽样周期)进行的，该周期相当于44.1kHz或48.0kHz，也就是说每1/44100秒，或者1/48000秒的抽样率。例如，如附图说明图1所示，被储存在存储器等等中用来产生音调的数据由算术处理装置按相当于1Ts的量读出。然后在算术处理装置对这1Ts被读数据作声调转换或其他的声信号源处理，并暂时地将它写入存储器，以供后续处理(较晚阶段在算术处理装置处理)。通过按照需要尽可能多地重复这一操作，可以产生音调。大量数据(相当于宽的比特宽度的数据量)能够一次传送，并且，如果算术处理装置和主存储设备由时钟脉冲频率是高频(高速)，并且比特宽度宽的总线连接，那么该操作可以更有效地进行。比特宽度意味着能一次被转移的比特数，它还被称为数据总线的宽度。但是，对于如上所述的传统的音调发生装置，音调发生所需要的数据在算术处理装置和主存储设备(存储器)之间以数值为1Ts的小单位传送，其中Ts相当于抽样率。因此存在的问题是，如果音调发生装置是使用算术处理装置，主存储设备和设置在其间的高速且宽的比特宽度总线构成的，那么因为被交换的数据量小，所以对它来说难于有效地传递数据。本专利技术从存储器一次读出相当于n个Ts的数据量，进行声信号源处理，并且再次根据需要将它储存到存储器中，使得可以有效地使用高速，宽的比特宽度总线。音调发生器的算术处理装置有经宽的比特宽度总线读用来产生音调、被储存在主存储设备中的数据的读装置，以及使用读装置读入的数据产生音调的发生装置，并且，读装置和发生装置一起控制n倍(n是大于或等于2的整数)于音调抽样周期的数据。本专利技术的音调发生方法还包括算术处理装置经宽的比特宽度总线读被储存在主存储设备中的用来产生音调的数据的步骤，以及使用在读步骤读入的数据来产生音调的步骤，并且，读步骤和发生步骤一起控制n倍(n是等于或者大于2的整数)于音调抽样周期的数据。此外，本专利技术的发行介质提供可由计算机读出的程序，该程序可使音调发生装置执行处理操作，其特征在于它包括算术处理装置经宽的比特宽度总线读取在主存储设备中存储、用于产生音调的数据的读步骤，以及利用读步骤所读入的数据产生音调的产生步骤，并且，读步骤和发生步骤一起控制n倍(n是整数大于或者等于2)于音调抽样周期的数据。在前面提到的音调发生装置，音调发生方法和发行介质中，用来产生音调的数据被读出，使用被读数据产生音调，并且，在这读和发生步骤中，n倍于音调抽样率的数据一起被处理。在下文中，参考附图阐述本专利技术的实施例。图1是解释传统的数据读，处理和写操作的图表；图2是表示本专利技术的音调发生装置广泛地被使用于其中的计算机娱乐装置的实施例结构的方框图；图3是表示音调发生装置的结构的方框图；图4是在解释音调发生装置的图表；图5是在解释在包络处理中数据流的图表；图6是在解释图4的DSP操作的图表；以及图7是在解释数据读，处理和写的操作的图表。音调发生器的算术处理装置(图2中记号8-1至8-4)有经总线(12)读被储存在主存储设备(5)中、用来产生音调的数据的读装置(例如，图6的步骤S3)，以及使用读装置读入的数据产生音调的发生装置(例如，图6的步骤S4)，并且，读装置和发生装置一起控制或处理n倍(n是大于或等于2的整数)于音调抽样周期的数据。图2是在音调发生装置被应用到计算机娱乐装置的情况下结构例子的方框图。在这个计算机娱乐装置1中，由一个LSI芯片构成的介质处理器60经主总线55被接在主中央处理器57上。介质处理器60的主接口1由FIFO31，寄存器32和直接的总线33构成，它们中的每一个都和主总线55相连。寄存器32，直接的总线33，CPU3，指令调整缓冲存储器6，静态随机存取存储器7和比特转换器10被接在介质处理器60的CPU总线11上。FIFO31、总线判优器2，指令调整缓冲存储器6，静态随机存取存储器7，比特转换器10，DMAC(直接存储存取控制器)4，DRAM5，以及数字信号处理器(DSP)8-1到8-4接在介质处理器60的主总线12上。主中央处理器57按照被储存在存储器(未表示)中的程序执行各种处理的步骤。例如，主中央处理器57可以将来自类似CD-ROM(CD盘，只读存储器)(未表示)的记录介质程序和数据储存到DRAM5中，或者相反，获取被储存在DRAM5中的程序和数据。在这样做时，主中央处理器57对DMAC4发出请求，引起FIFO31和DRAM5之间的DMA转送。另外，主中央处理器57可以经直接总线33直接访问DRAM5和其他的装置。总线判优器2仲裁主总线12的使用权。例如，当有从主中央处理器57到DMAC4的数据传送请求的时候，总线判优器2给予DMAC4以总线存取权，这样，能从主中央处理器57到DRAM5做DMA的数据传送(直接存储器存取)。FIFO31暂时地储存来自主中央处理器57的输出数据，将它经过主总线12输出到DRAM5，并暂时地储存从DRAM5传送的数据，输出它到主中央处理器57。寄存器32是当在主中央处理器57和CPU3之间进行信号交换的时候，被使用的寄存器；它储存表达处理和指令状态的数据。CPU3访问指令调整缓冲存储器6，装载，执行被储存在那里的程序，并根据需要访问静态随机存取存储器7，并且被提供有预定的数据。如果没有静态随机存取存储器7所需要的数据，CPU3向DMAC4发出请求，并执行从DRAM5到静态随机存取存储器7的DMA数据转送。如果没有为指令调整缓冲存储器6所被需要的程序，CPU3向DMAC4发出请求，从DRAM5到指令调整缓冲存储器6以DMA方式进行程序转送。静态随机存取存储器7能访问任何地址，从CPU3和DMAC4同时读、写数据；例如，它是双端口的SRAM，被提供作为数据高速缓冲存储器，并且，在被储存于DRAM5中的数据中，它储存被CPU3频繁地访问的数据。静态随机存取存储器7可以是双排结构，一排被接在CPU总线11上，另一排和主总线12相连。指令调整缓冲存储器6是任何地址都能访问，并且数据能被读、写的超高速缓冲存储器；在DRAM5所储存的程序当中，它储存从CPU3频繁访问的程序。比特转换器10转换经CPU总线11输入的数据的比特宽度为相当于主总线12的比特宽度(例如，128比特)，并且输出它，转换经主总线12输入的数据的比特宽度(例如，32比特)为相当于CPU总线11的比特宽度，并且输出它。DSP8-1由储存程序DSP核心23-1进行各种操作的时候所使用的程序RAM21-1本文档来自技高网...

【技术保护点】
音调发生器，它具有由总线相连的主存储设备和算术处理装置， 所说算术处理装置有经所说总线读被储存在主存储设备中、用来产生音调的数据的读装置， 使用由所说读装置读出的数据产生音调的音调发生装置，并且 所说读装置和所说音调发生装置一起处理ｎ倍（ｎ是大于或等于２的整数）于音调抽样周期的数据。

【技术特征摘要】
JP 1998-5-14 131929/981.音调发生器，它具有由总线相连的主存储设备和算术处理装置，所说算术处理装置有经所说总线读被储存在主存储设备中、用来产生音调的数据的读装置，使用由所说读装置读出的数据产生音调的音调发生装置，并且所说读装置和所说音调发生装置一起处理n倍(n是大于或等于2的整数)于音调抽样周期的数据。2.根据权利要求1所说的音调发生装置，其特征在于n值的设定使得用户不会察觉到从作出预定音调表达请求起直到所说预定音调由所说发生装置产生并表达为止的延迟时间，并且该总线可以有效利用。3.根据权利要求1所说的音调发生装置，其特征在于所说总线是高速、宽的比特宽度总线。4.至少具有主中央处理器、主总线和产生音调的介质处理器的计算机娱乐系统，在所说计算机娱乐系统中，所说介质处理器有算术处理装置、主存储设备、和数据传送于其间的高速宽的比特宽度总线，以及在所说数据传送中，n倍(n是大于或等于2的整数)于音调抽样周期的数据被一起处理。5.根据权利要求4所说的计算机娱乐系统，其特征在于算术处理装置、主存储设备、以及总线形成在一个半导体芯片上。6.根据权利要求4所说的计算机娱乐系统，其特征在于算术处理装置由一或二...

【专利技术属性】
技术研发人员：古桥真，桥本武，
申请(专利权)人：索尼电脑娱乐公司，
类型：发明
国别省市：JP[日本]