将寻址信息传输到显示电路以存取显示数据的电路和方法技术

一种显示数据控制电路，能够包括顺序存取的存储器电路，它被配置来顺序存储／提取通过顺序存取的存储器电路的数据引脚接收到的、供显示用的图像数据，还包括定时控制器电路，它被配置来通过其数据引脚将寻址信息提供给顺序存取的存储器电路。

Circuit and method for transmitting address information to display circuit for accessing display data

A data display control circuit, memory circuit can include sequential access, it is configured to order storage / retrieval for image data through the memory circuit of sequential access data pin received, for display, also includes a timing controller circuit, which is configured to via the data pin will provide information for addressing memory circuit sequential access.

【技术实现步骤摘要】

本专利技术涉及数据显示的电路和方法。
技术介绍
典型的显示器件可包括具有定时控制电路和存储器的显示数据控制电路。在定时控制电路的控制下，将外部图像数据存储在存储器中并将其提取出来，以将其输出到显示面板上。在此，一种普遍使用的存储器是动态随机存取存储器(DRAM)，它被配置为响应于定时控制电路申请的地址，随机存取其中的位置。换句话说，可在任何一次存取时读写在DRAM中的任何位置。然而，实际上用在显示器件中的存储器并不需要能够随机存取，而是顺序存取。图1是说明常规显示器件的方块图。图1的显示器件包括显示面板10，具有定时控制器电路12和存储器电路14的显示数据控制电路20，数据驱动器16以及扫描驱动器18。根据图1，定时控制器电路12响应于水平和垂直同步信号Hsync和Vsync、与分辨率相关的信息和时钟信号CLK，接收图像数据EDATA输入。在图1中，控制信号CON代表水平和垂直同步信号Hsync和Vsync、与分辨率相关的信息、和时钟信号CLK。定时控制器电路12向存储器电路14输出命令信号COM、地址ADD和输入数据IDATA，并从存储器电路14接收输出数据ODATA，并向数据驱动器16输出供显示用的输出数据ODATA。定时控制器电路12还产生用于操作数据驱动器16的时钟信号CLK1和用于操作扫描驱动器18的时钟信号CLK2。存储器电路14存储输入数据IDATA，以对地址ADD上的命令信号加以响应(在写数据时)；或者将存储在地址ADD上的数据作为输出数据ODATA输出(在读数据时)。数据驱动器16响应于时钟信号CLK1，将与来自定时控制器电路12的数据相应的电压施加到显示面板10上。扫描驱动器18响应于时钟信号CLK2，驱动显示面板10。当把从数据驱动器16施加的电压施加到由扫描驱动器18驱动的线上时，显示面板10显示与数据相应的图像。只有当通过使用与显示器分辨率(或尺寸)相关的信息把地址ADD施加到存储器电路14上时，图1的显示器件才能将数据写到与地址ADD相应的存储器单元中或者从这些存储器单元中读出数据。这就是说，由于要在存储器电路14中存储的数据量可以取决于显示器的分辨率(或尺寸)，因此，所产生的地址ADD的范围可能需要随显示器的分辨率而增加。图2是说明图1的显示器件的存储器的方块图。图2的存储器包括存储器单元阵列30，命令解码器32，地址输入缓冲器34、数据输入缓冲器36、数据输出缓冲器38、行地址解码器40、列地址解码器42和模式设置寄存器44。在图2中，WL表示一个相应的字线(word line)，BL/BLB表示一个相应的位线对(pair)，MC表示一个相应的存储器单元。根据图2，命令解码器32能够响应于命令信号COM，产生激活(active)命令ACT，读命令RD，写命令WR，模式设置命令MRS。地址输入缓冲器34接收和缓冲接收到的地址ADD以产生缓冲行地址RA，作为对激活命令ACT的响应，而且还接收和缓冲地址ADD以产生缓冲列地址CA，作为对读命令RD或写命令WR的响应。数据输入缓冲器36缓冲输入数据IDATA，以产生缓冲的输入数据IDATA。数据输出缓冲器38缓冲内部数据odata，以产生缓冲的输出数据ODATA。行地址解码器40解码缓冲的行地址RA，以选择存储器单元阵列30的字线WL。列地址解码器42解码缓冲的列地址CA，以产生存储器单元阵列30的位线BL/BLB。在写操作时，存储器单元阵列30在与选定的字线和选定的位线对相连的选定的存储器单元MC中存储缓冲的输入数据IDATA，或者在读操作时，存取存储在选定的存储单元MC中的、要作为数据odata输出的数据。模式设置寄存器44响应于模式设置命令MRS，解码通过在存储器电路上的地址ADD引脚或垫片(pad)输入的模式设置代码，以便设定用于内部操作的控制信号的状态。如上面所述的那样，图2的存储器电路14存取由地址标识的存储单元MC，而此地址是从图1的定时控制器电路12上接收到的。然而，可以顺序递增从定时控制器电路12上接收到的这些地址(行/列地址)，以便提供显示用的数据。如上面所述的那样，常规的显示数据控制电路的存储器具有地址输入引脚或垫片，因此可以提供随机存取操作的地址。然而，由于从定时控制器电路12上接收到的地址顺序地增加，因此就不大需要进行随机存取。
技术实现思路
根据本专利技术的实施例提供了在数据线上将寻址信息传输给显示器存储器电路的电路和方法，以便顺序地存取显示数据。根据这些实施例，显示数据控制电路可包括顺序存取的存储器电路，它被配置来顺序存储/提取通过顺序存取的存储器电路的数据引脚而接收到的、供显示用的图像数据，还包括定时控制器电路，它被配置来通过其数据引脚向顺序存取的存储器电路提供寻址信息。相应地，根据本专利技术的某些实施例能够提供在定时电路和存储器电路之间的数据线上传输寻址信息的电路，用于顺序地存取存储器电路。因此，有可能减少或消除以其它方式用于传输寻址信息的引脚(或垫片)。在根据本专利技术的某些实施例中，寻址信息包括用于存取顺序存取的存储器电路的末端地址。在根据本专利技术的某些实施例中，顺序存取的存储器电路可以包括与数据引脚相耦接的数据输入缓冲器，它被配置来接收数据和寻址信息，还包括与数据输入缓冲器相耦接的模式设置寄存器，它被配置来接收寻址信息。在根据本专利技术的某些实施例中，配置模式设置寄存器响应于模式设置命令，输出寻址信息，顺序存取的存储器电路还可以包括与模式设置寄存器耦接的地址产生电路，被配置来根据寻址信息顺序地产生地址。在根据本专利技术的某些实施例中，地址产生电路可包括寻址信息寄存器，它被配置来存储末端行或列的地址，以便为顺序存取该顺序存取的存储器电路的存储器阵列提供顺序地址。还可以配置地址计数器以递增顺序地址，以便提供下一顺序地址，还可以将比较器与此寻址信息寄存器和行地址计数器耦接，并配置该比较器以将下一顺序地址与末端行或列地址相比较。在根据本专利技术的某些实施例中，还能够配置显示数据控制电路响应于在下一顺序地址与末端行或列地址之间的相互匹配，停止对顺序存取的存储器电路的顺序存取。在根据本专利技术的某些实施例中，末端行或列地址可以是含于寻址信息中的末端行或列地址的一部分。在根据本专利技术的某些实施例中，下一顺序地址锁存器能够有与地址计数器耦接的输入和与比较器耦接的输出，并可被配置以向比较器提供由地址计数器产生的下一顺序地址。在根据本专利技术的某些实施例中，地址产生电路可以包括末端地址寄存器，它配置来根据寻址信息存储末端行地址，以向顺序存取的存储器电路的存储器阵列提供顺序存取的顺序行地址。末端列地址寄存器可以配置来根据寻址信息存储末端列地址，以便向存储器阵列提供顺序存取的顺序列地址。行地址计数器可以配置来递增顺序行地址，以便提供下一顺序行地址。列地址计数器可以配置来递增顺序列地址，以便提供下一顺序列地址。第一比较器可以与行地址计数器和末端行地址寄存器相耦接，并配置来比较下一顺序行地址和末端行地址，第二比较器可以与列地址计数器和末端列地址寄存器相耦接，并被配置来比较下一顺序列地址和末端列地址。在根据本专利技术的某些实施例中，能够配置定时控制器电路，用以通过定时控制器电路的数据引脚向顺序存取的存储器电路提供要存储的数据和寻址信息，在此，定时控制本文档来自技高网...

【技术保护点】
一种显示数据控制电路，包括：顺序存取的存储器电路，被配置来顺序存储／提取通过顺序存取的存储器电路的数据引脚接收到的、供显示用的图像数据；定时控制器电路，被配置来通过其数据引脚向顺序存取的存储器电路提供寻址信息。

【技术特征摘要】
KR 2004-1-30 6345/041.一种显示数据控制电路，包括顺序存取的存储器电路，被配置来顺序存储/提取通过顺序存取的存储器电路的数据引脚接收到的、供显示用的图像数据；定时控制器电路，被配置来通过其数据引脚向顺序存取的存储器电路提供寻址信息。2.根据权利要求1所述的电路，其中，寻址信息包括用于存取顺序存取的存储器电路的末端地址。3.根据权利要求1所述的电路，其中，顺序存取的存储器电路包括数据输入缓冲器，与数据引脚耦接，被配置来接收数据和寻址信息；模式设置寄存器，与数据输入缓冲器耦接，被配置来从数据输入缓冲器接收寻址信息。4.根据权利要求3所述的电路，其中，模式设置寄存器被配置为响应于模式设置命令，输出寻址信息，该顺序存取的存储器电路还包括地址产生电路，与模式设置寄存器耦接，被配置来根据寻址信息顺序产生地址。5.根据权利要求4所述的电路，其中，地址产生电路还包括寻址信息寄存器，被配置来存储末端行或列地址以提供顺序地址，用于对顺序存取的存储器电路的存储器阵列进行顺序存取；地址计数器，被配置来递增顺序地址，以提供下一顺序地址；比较器，与寻址信息寄存器耦接并与行地址计数器耦接，被配置来比较下一顺序地址和末端行或列地址。6.根据权利要求5所述的电路，其中，还配置了显示数据控制电路，以便响应于在下一顺序地址和末端行或列地址之间的匹配，停止对顺序存取的存储器电路的顺序存取。7.根据权利要求5所述的电路，其中，末端行或列地址包括含于寻址信息中的末端行或列地址的部分。8.根据权利要求5所述的电路，还包括下一顺序地址锁存器，该锁存器具有与地址计数器耦接的输入和与比较器耦接的输出，被配置来向比较器提供由地址计数器产生的下一顺序地址。9.根据权利要求4所述的电路，其中，地址产生电路还包括末端行地址寄存器，被配置来根据寻址信息存储末端行地址，以便提供顺序行地址，用于对顺序存取的存储器电路的存储器阵列进行顺序存取；末端列地址寄存器，被配置来根据寻址信息存储末端列地址，以提供顺序列地址，用于对存储器阵列进行顺序存取；行地址计数器，被配置来递增顺序行地址，以便提供下一顺序行地址；列...

【专利技术属性】
技术研发人员：孙汉求，金世振，郑又燮，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]