一种智能卡驱动系统技术方案

本发明专利技术公开了一种智能卡驱动系统，包括，具有收发数据的输入／输出引脚、复位引脚、时钟引脚的智能卡芯片，还包括：嵌入式系统芯片，嵌入式系统芯片具有通用输出口、时钟输出口、串口输入引脚、串口输出引脚，其中，通用输出口与智能卡芯片的复位引脚相连，控制复位引脚的电平；时钟输出口与智能卡芯片的时钟引脚相连，在工作状态下输出系统时钟至智能卡芯片；串口输入引脚、串口输出引脚与智能卡芯片的输入／输出引脚相连，在嵌入式系统的控制下实现串口与智能卡之间的数据通信。本发明专利技术不但保证了数据传输速率和纠错性能，还可以因避免使用专用芯片管理智能卡，从而在大规模应用中能有效降低成本，提高产品的市场竞争力。

【技术实现步骤摘要】

本专利技术涉及一种驱动系统，特别涉及一种智能卡驱动系统。
技术介绍
智能卡是一种小型的嵌入式系统，比如手机领域的UIM(User IdentityModel，用户识别模块)卡、SIM(Subscriber Identity Model，用户识别模块)卡、PIM(Personal Identity Module，用户识别模块)卡等。主要用于存储和管理一些用户信息，由于智能卡时序的特殊要求，在当前各种使用智能卡的系统中，一般有一块专门的芯片，用于管理与智能卡之间的数据交互。随着现在各种嵌入式系统的普及以及智能卡的大量使用，用于智能卡管理的芯片所带来的成本也越来越大。由于目前业界所使用的智能卡驱动系统比较复杂，成本比较高，因此研发一种系统简单、低成本的智能卡驱动系统非常有必要。
技术实现思路
本专利技术提供的技术方案是提供了一种智能卡驱动系统，以达到通过嵌入式系统控制驱动智能卡，从而无须使用专用的智能卡管理芯片，有效的降低成本。 为解决上述技术问题，本专利技术提供了一种智能卡驱动系统。本系统包括智能卡芯片，所述智能卡芯片具有收发数据的输入/输出引脚、复位引脚、时钟引脚，还包括嵌入式系统芯片，所述嵌入式系统芯片具有通用输出口、时钟输出口、串口输入引脚、串口输出引脚，其中，所述通用输出口与所述智能卡芯片的复位引脚相连，控制复位引脚的电平；时钟输出口与所述智能卡芯片的时钟引脚相连，在工作状态下输出系统时钟至智能卡芯片；所述串口输入引脚、串口输出引脚与所述智能卡芯片的输入/输出引脚相连，在所述嵌入式系统的控制下实现串口与智能卡之间的数据通信。 本系统可以进一步包括分频电路，连接于所述嵌入式系统芯片的时钟输出口与所述智能卡芯片的时钟引脚之间，将嵌入式系统输出的系统时钟分频后输入智能卡芯片。 本系统可以进一步包括抗干扰电路，连接于所述嵌入式系统芯片的串口输出引脚与所述智能卡芯片的输入/输出引脚之间。 所述抗干扰电路可以是一个由双输入与非门和三极管组成的集电极开路门电路。 所述集电极开路门电路中，可以是与非门的两个输入端分别接所述嵌入式系统芯片的串口输出引脚与系统电源，与非门的输出端接三极管的输入端，三极管的输出端接所述智能卡芯片的输入/输出引脚。 所述嵌入式系统芯片的时钟输出口，可以在空闲状态下不输出系统时钟。 所述嵌入式系统芯片的时钟输出口，可以在空闲状态下输出慢时钟。 所述嵌入式系统芯片的通用输出口，在需要拉低智能卡复位引脚的电平时，输出低电平；在需要拉高智能卡复位引脚的电平时，输出高电平。 所述嵌入式系统芯片端口与所述智能卡芯片端口之间的时序，可以符合ISO/IEC标准，并由嵌入式系统提供控制。 所述嵌入式系统芯片的串口输入引脚、串口输出引脚与所述智能卡芯片的输入/输出引脚之间的数据通信，可以符合ISO/IEC标准涉及的数据收发纠错机制，并有嵌入式系统的串口驱动提供控制。 本专利技术不但保证了数据传输速率和纠错性能，还可以因避免使用专用芯片管理智能卡，从而在大规模应用中能有效降低成本，提高产品的市场竞争力。附图说明图1是本专利技术实施例所述系统硬件连接图。 图2是本专利技术实施例中采用的所述防干扰电路图。具体实施方式下面结合附图来阐述对本专利技术和具体实施。 本专利技术的重点不在于如何编写软件来实现驱动时序等，这种时序控制软件在现有技术中已有大量的提供，本专利技术的重点在于提供了一种硬件驱动方案，通过各个引脚的连接方案，使得时序控制软件可以通过引脚传递命令与数据交互，这样就不需要专用的智能卡管理芯片来控制智能卡，而只需要利用嵌入式系统的芯片本身即可提供控制。实施例中在上述硬件连接结构的基础上，根据ISO/IEC 7816标准规定的时序流程，由嵌入式系统通过各输出口控制智能卡的初始化、复位、数据请求、卡拒绝及卡去活等时序流程。在数据通信过程中，由嵌入式系统控制通过串口实现与智能卡的数据交互及数据传输过程中的纠错流程。图1是本专利技术实施例的系统硬件连接图，如图1所示嵌入式系统通过主芯片的GPO(通用输出口)和MCKO(时钟输出口)对智能卡进行控制，并通过芯片自带的串口与智能卡进行通信，串口通过自身数据接收引脚SIN口和发送引脚SOUT口进行数据收发，智能卡通过I/O口进行数据收发。 针对智能卡的各种操作流程，由嵌入式系统控制时序，通过图1所示连接式按照ISO/IEC 7816标准对卡进行控制以及数据的读写。 由嵌入式系统控制通用输出引脚GPO1口的输出，控制智能卡复位引脚I/O的电平，当需要拉低智能卡复位引脚I/O时，GPO1输出“0”；需拉高智能卡复位引脚I/O时，GPO1输出“1”。 由嵌入式系统控制主芯片的主时钟输出口MCKO输出系统时钟，根据系统需要以及ISO/IEC 7816标准，经过适当分频后得到合适频率的时钟信号。输出口MCKO在工作状态下输出系统时钟，空闲状态下不输出时钟或输出慢时钟。 由嵌入式系统控制主芯片通过串口与智能卡的进行数据通信，如图1所示，将串口的输入输出引脚和智能卡的I/O口相连。但需注意，如果直接将主芯片串口的输出引脚和智能卡I/O引脚相连，可能会相互产生干扰，串口输出引脚空闲时的状态会影响到智能卡的输出，导致串口的输入引脚不能正确接收数据，因此还需解决该干扰问题。 本专利技术实施例中是采用了防干扰电路来解决此问题，图2是实施例中采用的防干扰电路图，如图所示，防干扰电路是一个由一个与非门和一个三极管组成的集电极开路门电路，简称OC门电路，这个OC门电路可以保证串口输出端口SOUT和智能卡的I/O引脚不会相互影响。图2所示的OC门电路图例由一个双输入与非门芯片和一个三极管芯片组成。两个芯片各引脚上的数字分别表示芯片的引脚编号，与非门芯片的引脚1和引脚2是输入引脚，引脚3是芯片的接地引脚，引脚4是输出引脚，引脚5是电源。三极管芯片的引脚1是接地引脚，引脚2是输入引脚，引脚3是输出引脚。与非门的引脚1与串口输出引脚相连，与非门芯片的引脚2和引脚5与系统电源相连，与非门芯片的引脚4与三极管芯片的引脚2相连，三极管芯片的引脚3与智能卡的I/O口引脚相连。与非门芯片的引脚3和三极管芯片的引脚1接地。图中SOUT引脚连至串口输出引脚SOUT，P_IO引脚连至智能卡I/O口。VDDIO连接到系统电源。该电路可以防止智能卡I/O引脚和串口输出引脚连在一起带来的干扰。 做上述硬件设计后，本系统对智能卡的驱动由嵌入式系统控制主芯片的上述端口，按照ISO/IEC 7816标准规定的对智能卡操作的各种时序，在相应端口上输出相应电平实现。同时，ISO/IEC涉及的数据收发纠错机制，也在主芯片的串口驱动程序中以嵌入式系统实现。本文档来自技高网...

【技术保护点】
一种智能卡驱动系统，包括智能卡芯片，所述智能卡芯片具有收发数据的输入／输出引脚、复位引脚、时钟引脚，其特征在于，所述驱动系统还包括：嵌入式系统芯片，所述嵌入式系统芯片具有通用输出口、时钟输出口、串口输入引脚、串口输出引脚，其中，所述通用输出口与所述智能卡芯片的复位引脚相连，控制复位引脚的电平；时钟输出口与所述智能卡芯片的时钟引脚相连，在工作状态下输出系统时钟至智能卡芯片；所述串口输入引脚、串口输出引脚与所述智能卡芯片的输入／输出引脚相连，在所述嵌入式系统的控制下实现串口与智能卡之间的数据通信。

【技术特征摘要】
1.一种智能卡驱动系统，包括智能卡芯片，所述智能卡芯片具有收发数据的输入/输出引脚、复位引脚、时钟引脚，其特征在于，所述驱动系统还包括嵌入式系统芯片，所述嵌入式系统芯片具有通用输出口、时钟输出口、串口输入引脚、串口输出引脚，其中，所述通用输出口与所述智能卡芯片的复位引脚相连，控制复位引脚的电平；时钟输出口与所述智能卡芯片的时钟引脚相连，在工作状态下输出系统时钟至智能卡芯片；所述串口输入引脚、串口输出引脚与所述智能卡芯片的输入/输出引脚相连，在所述嵌入式系统的控制下实现串口与智能卡之间的数据通信。2.如权利要求1所述的驱动系统，其特征在于，进一步包括分频电路，连接于所述嵌入式系统芯片的时钟输出口与所述智能卡芯片的时钟引脚之间，将嵌入式系统输出的系统时钟分频后输入智能卡芯片。3.如权利要求1所述的驱动系统，其特征在于，进一步包括抗干扰电路，连接于所述嵌入式系统芯片的串口输出引脚与所述智能卡芯片的输入/输出引脚之间。4.如权利要求3所述的驱动系统，其特征在于，所述抗干扰电路是一个由双输入与非门和三极管组成的集电极开路门电路。5.如权利...

【专利技术属性】
技术研发人员：杨锐，陈坚，李德星，
申请(专利权)人：中兴通讯股份有限公司，
类型：发明
国别省市：94[中国|深圳]