数据处理系统技术方案

本发明专利技术提供一种数据处理系统。在第一与第二数据处理器装置之间设有两条数据通信路径（第一和第二数据通信路径）。在第一数据处理器装置与第一数据通信路径之间设有第一和第二Ｉ／Ｏ端口。在第二数据处理器装置与第二数据通信路径之间设有第三和第四Ｉ／Ｏ端口。当在第一数据通信路径中发生失效时，通过第一Ｉ／Ｏ端口、旁路通信路径、第二Ｉ／Ｏ端口、第二数据通信路径、第三Ｉ／Ｏ端口、旁路通信路径和第四Ｉ／Ｏ端口将第一数据处理器装置发送的数据传送到第二数据处理器装置。

【技术实现步骤摘要】

本专利技术涉及一种通过多条通信路径将多个数据处理器装置彼此连接的数据处理系统。
技术介绍
使用彼此连接的多个数据处理器装置(或CPU)处理数据的数据处理系统(或并行计算机)已经久为人知。即使每个数据处理器装置的性能不是很高，但是这种数据处理系统能够通过增加单元的数目而极大的提高其处理速度。上述数据处理系统需要判断连接于数据处理器装置之间的通信路径中失效的发生。例如，专利文献1(日本特许公开No.S61-138354(图1))揭示了一种复制了连接于处理器之间的数据总线的结构。此外，专利文献2(日本特许公开No.H3-209550(图12))揭示了一种通过网络将以网格形式设置的多个处理器彼此连接的系统。在该系统中，当转换器出现故障时，将绕过该转换器而继续进行数据传送。在连接于数据处理器装置之间的通信路径中发生失效的情况下，执行简并操作。在本说明书中，简并操作(degenerate operation)指一种操作模式，用于通过在正常(非失效)通信路径上传送将在失效通信路径上传送的数据而作为一个整体系统执行正常数据处理操作。在下面的说明中，将参考图1A和1B说明数据处理器系统的简并操作。在该说明中，数据A和数据B从数据处理装置110传送到数据处理装置120。在正常操作中，通过输入/输出端口111A、通信路径130A和输入/输出端口121A传送数据A，通过输入/输出端口111B、通信路径130B和输入/输出端口121B传送数据B。假设在通信路径130B中发生失效。在这种情况下，数据A和数据B都通过图1A所示结构中的输入/输出端口111A、通信路径130A和输入/输出端口121A传送。然而，在这种情况下，需要改变正常操作中的数据处理器装置110和120的操作以及简并操作中的数据处理装置110和120的操作。在图1B所示的结构中，数据处理装置(110、120)与输入/输出端口(111A、111B、121A、121B)之间的每条总线都被复制。在该结构中，不需要在正常操作中和简并操作中的数据处理器装置110和120的操作变化。然而，与图1A所示的结构相比，此结构需要增加数据处理装置110和120的引脚数目(端子数目)。引脚数目的增加将引起数据处理器装置的成本的增加和/或数据处理器装置设计的复杂性的增加。
技术实现思路
本专利技术的一个目的是无需复制数据处理系统中的数据处理器装置的结构和操作而实现简并操作，在该数据处理系统中通过多条通讯路径将多个数据处理器装置彼此连接。本专利技术的数据处理系统，在发送源数据处理器装置与发送目的地数据处理器装置之间设有彼此同步操作的第一和第二通信路径，该数据处理系统包括第一输入/输出端口，设置在该发送源数据处理器装置与该第一通信路径之间；第二输入/输出端口，设置在该发送源数据处理器装置与该第二通信路径之间；用于发送的旁路通信路径，设置在该第一与第二输入/输出端口之间；第三输入/输出端口，设置在该发送目的地数据处理器装置与该第一通信路径之间；第四输入/输出端口，设置在该发送目的地数据处理器装置与该第二通信路径之间；以及用于接收的旁路通信路径，设置在该第三与第四输入/输出端口之间。当该第一和第二通信路径处于正常状态时，通过该第一输入/输出端口、该第一通信路径和该第三输入/输出端口，将该发送源数据处理器装置发送的第一数据传送到该发送目的地数据处理器装置，并且，通过该第二输入/输出端口、该第二通信路径和该第四输入/输出端口，将该发送源数据处理器装置发送的第二数据传送到该发送目的地数据处理器装置。同时，当该第二通信路径中发生失效时，通过该第一输入/输出端口、该第一通信路径和该第三输入/输出端口，将该第一数据传送到该发送目的地数据处理器装置，并且，通过该第二输入/输出端口、用于发送的该旁路通信路径、该第一输入/输出端口、该第一通信路径、该第三输入/输出端口、用于接收的该旁路通信路径和该第四输入/输出端口，将该第二数据传送到该发送目的地数据处理器装置。在上述数据处理系统中，当在一条通信路径上发生失效时，与该失效的通信路径连接的输入/输出端口通过旁路通信路径进行与其附近的输入/输出端口的数据传送。因而，即使发生失效，数据处理器装置与每个输入/输出端口之间的数据传送也以与通信系统处于正常状态下时相同的方式进行。在上述数据处理系统中，第一输入/输出端口可以包括等待缓冲器，用于保存第一数据，以使第一数据和第二数据同步。根据该结构，即使在通信路径中发生失效，第一和第二数据也能彼此同步地传送。根据本专利技术，即使在通信路径中发生失效，数据处理器装置与每个输入/输出端口之间的数据传送也与通信系统处于正常状态下时相同。从而，无需复制数据处理器装置的结构和操作就能实现简并操作。附图说明图1A和图1B是说明传统数据处理系统中的简并操作的示图；图2是示出本专利技术实施例的数据处理系统的总体结构的示图；图3是说明在正常操作中的数据处理系统中的数据传送的示图；图4是说明在发生失效时数据处理系统中的数据传送的示图；图5是说明I/O端口中发送电路的硬件结构的示图；图6是说明I/O端口中接收电路的硬件结构的示图；图7是说明数据处理系统中发送操作的流程图；图8是说明数据处理系统中接收操作的流程图；图9是其它连接结构的数据处理系统的应用实例；图10是另一其它连接结构的数据处理系统的应用实例；以及图11是说明包含四条数据通信路径的数据处理系统的结构的示图。具体实施例方式在下面的说明中，将参考附图阐明本专利技术的优选实施例。图2是示出本专利技术实施例的数据处理系统的总体结构的示图。该实施例的数据处理系统1中包括多个系统板(#0到#n)2、连接于多个系统板2之间的多条数据通信路径3、以及连接于多个系统板2之间的地址总线4。在该实施例中，建立了3A到3D四条通信路径。尽管并未特别限定数据通信路径3的数目，但是其基本上应为偶数。每个系统板2包括数据处理器装置11、CPU 12、I/O端口13和内存(DIMM)14。数据处理器装置11主要执行有关在系统板之间数据传送的处理。换句话说，数据处理器装置11至少负责有关用于将CPU 12的计算结果数据或从内存14读取的数据发送至其它系统板的操作的控制，以及有关用于将从其它系统板接收的数据传送至相应的CPU 12或内存14的操作的控制。CPU 12与数据处理器装置11连接，并且通过运行指定的程序而执行相应于给定数据的处理。每个系统板2所包含的CPU 12的数目可以是一个或者多个。I/O端口13执行将从数据处理器装置11发送的数据输出到数据通信路径3的处理，以及将从数据通信路径3接收的数据输入到数据处理器装置11的处理。此处，数据处理器装置11发送的数据包括CPU 12产生的计算结果数据和从内存14读取的数据。通过数据通信路径3接收的数据包括将被传递到CPU 12的数据和将被写入内存14的数据。每个I/O端口13为相应的数据通信路径3而设置。在本实施例中，在数据处理器装置11和数据通信路径3A到3D之间分别设有四个I/O端口13。内存14与每个相应的I/O端口13连接。每个I/O端口13作为相应内存14的内存控制器而操作。每条数据通信路径3A到3D是具有指定比特宽度的数据总线，并传送彼此同步的数据。地址总线4用于通知数据处理本文档来自技高网...

【技术保护点】
一种数据处理系统，在发送源数据处理器装置和发送目的地数据处理器装置之间设有彼此同步操作的第一和第二通信路径，该数据处理系统包括：第一输入／输出端口，设置在该发送源数据处理器装置与该第一通信路径之间；第二输入／输出端口，设置在该发送源数据处理器装置与该第二通信路径之间；用于发送的旁路通信路径，设置在该第一与第二输入／输出端口之间；第三输入／输出端口，设置在该发送目的地数据处理器装置与该第一通信路径之间；第四输入／输出端口，设置在该发送目的地数据处理器装置与该第二通信路径之间；以及用于接收的旁路通信路径，设置在该第三与第四输入／输出端口之间，其中当该第一和第二通信路径处于正常状态时，通过该第一输入／输出端口、该第一通信路径和该第三输入／输出端口，将该发送源数据处理器装置发送的第一数据传送到该发送目的地数据处理器装置，并且，通过该第二输入／输出端口、该第二通信路径和该第四输入／输出端口，将该发送源数据处理器装置发送的第二数据传送到该发送目的地数据处理器装置，其中当该第二通信路径中发生失效时，通过该第一输入／输出端口、该第一通信路径和该第三输入／输出端口，将该第一数据传送到该发送目的地数据处理器装置，并且，通过该第二输入／输出端口、用于发送的该旁路通信路径、该第一输入／输出端口、该第一通信路径、该第三输入／输出端口、用于接收的该旁路通信路径和该第四输入／输出端口，将该第二数据传送到该发送目的地数据处理器装置。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：小口孝，本田育史，铃木贤司，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]