用于嵌入式系统的命令控制器及预取模块及其控制方法技术方案

本发明专利技术提供一种用于嵌入式系统的命令控制器及预取模块及其控制方法。所述嵌入式系统包括：一串行闪存、一处理器、复数个存取装置及一预取缓冲器。所述处理器及所述存取装置传送各种命令，以在该串行闪存中读取或写入数据。该预取缓冲器，在该串行闪存中读取或写入数据之前，暂时储存一既定数量的数据。比较相关技术，本发明专利技术的预取缓冲器可将几个单一存取要求转换至一突发存取。因此减少存取频率且提高效能。此外，该命令控制器可转换不同命令至对应的指令，即使这些指令是根据不同串行闪存制造商所提供的不同指令组。

【技术实现步骤摘要】

本专利技术是有关于命令控制器及预取缓冲器(prefetch buffer)，且特别有关于嵌入式系统中，用以存取串行闪存(serial flash)的命令控制器及预取缓冲器。
技术介绍
嵌入式系统通常包括闪存以储存数据及程序，如串行闪存或并行闪存。一嵌入式系统需复数个接脚(地址接脚、数据接脚及控制接脚)以存取一并行闪存。存取一串行闪存则需较少的接脚。例如一嵌入式系统仅需4根接脚(一致能接脚CE、一时序信号接脚SCLK、一数据输入接脚SI及一数据输出接脚SO)以存取该串行闪存。不过，该串行闪存每次被存取时需发出附加的命令及地址。当大量的附加命令及地址被发出时，频繁地存取导致效能不彰。此外，该串行闪存通过制造商特定指令控制，随着制造者而变化，因此导致兼容性问题。
技术实现思路
为了解决上述现有技术中所指出的问题，本专利技术提出一种。本专利技术的主要目的在于提供用于一嵌入式系统的命令控制器。该嵌入式系统包括一处理器、复数个存取装置及一串行闪存。该处理器及所述存取装置传送各种命令，以从该串行闪存读取数据或写入数据至该串行闪存。该命令控制器包括一直接读取器及一命令解译器。该直接读取器根据一补捉输入处理一第一命令，以产生一第一指令，其中该第一命令可来自该处理器或任一存取装置，而该第一指令被移位至该串行闪存以在该串行闪存中读取数据。该命令解译器根据该补捉输入解译一第二命令，以产生一第二指令，其中该第二命令来自该处理器，而该第二指令被移位至该串行闪存，以在该串行闪存中读取/写入数据。本专利技术的另一目的在于提供用于一嵌入式系统的预取模块，该嵌入式系统包括一处理器、复数个存取装置及一串行闪存。该处理器及所述存取装置传送各种命令，以从该串行闪存读取数据或写入数据至该串行闪存。该预取模块包括一命令解译器及一预取缓冲器。该命令解译器解译一第二命令以产生一第二指令，其中该第二命令来自该处理器，而该第二指令被移位至该串行闪存以在该串行闪存中读取/写入数据。该预取缓冲器，在该串行闪存中读取或写入数据之前，暂时储存一既定数量的数据。本专利技术更进一步提供一嵌入式系统。该嵌入式系统包括一串行闪存、一处理器、复数个存取装置及一命令控制器。处理器及所述存取装置传送各种命令。该命令控制器处理各种命令以产生各种指令，并传送各种指令至该串行闪存，以在该串行闪存中读取或写入数据。本专利技术更进一步提供一嵌入式系统。该嵌入式系统包括一串行闪存、一处理器、复数个存取装置及一预取缓冲器。该处理器及所述存取装置传送各种命令，以从该串行闪存读取数据或写入数据至该串行闪存。该预取缓冲器在该串行闪存中读取或写入数据之前，暂时储存一既定数量的数据。本专利技术更进一步提供用于嵌入式系统中控制命令控制器的方法。该方法包括根据一补捉输入处理来自于该处理器的一第一命令，以产生一第一指令，以及将该第一指令移位至该串行闪存以读取数据；以及根据该补捉输入解译来自该处理器或任一存取装置的一第二命令，以产生一第二指令，并将该第二指令移位至该串行闪存以在该串行闪存中读取或写入数据。本专利技术更另外提供一种用于嵌入式系统中控制预取缓冲器的方法，该方法包括持续储存数据至该预取缓冲器直至该预取缓冲器全满；以及由该串行闪存传送数据/传送数据至该串行闪存。比较相关技术，本专利技术的预取缓冲器可将几个单一存取要求转换至一突发存取。因此减少存取频率且提高效能。此外，该命令控制器可转换不同命令至对应的指令，即使这些指令是根据不同串行闪存制造商所提供的不同指令组。附图说明图1显示根据本专利技术实施例的一嵌入式系统；图2A显示该串行闪存接口的方块图；图2B显示存取命令解译处理的流程图；图3A显示该命令控制器的方块图；图3B显示该命令控制器的另一方块图；图4A显示在图2A中该命令寄存器的示意图；图4B～4E显示在该命令控制器的不同操作中，一连续指令、数据及地址传送至该串行闪存的示意图；图5显示在嵌入式系统中，一预取缓冲器的读取控制方法流程图；图6显示在嵌入式系统中，一预取缓冲器的写入控制方法流程图。主要组件符号说明100～嵌入式系统；110～串行闪存；120～处理器；130～快闪DMA引擎；140～存取装置； 150～串行闪存要求仲裁器；160～串行闪存接口； 170～预取缓冲器控制器；180～预取缓冲器。具体实施例方式以下将详细叙述本专利技术。请参考图1。图1显示根据本专利技术实施例的一嵌入式系统100。该嵌入式系统100包括一串行闪存110、一处理器120、一快闪直接存储器存取(DMA)引擎130、一存取装置140、一串行闪存要求仲裁器150、一串行闪存接口160、一预取缓冲器控制器170以及一预取缓冲器180。处理器120、快闪DMA引擎130及存取装置140可存取串行闪存110。例如处理器120可在该串行闪存110中读取/写入数据，而该快闪DMA引擎130可将该串行闪存110的数据移至一动态随机存取存储器(DRAM)(未图标)。当超过两个组件同时要求存取该串行闪存110时，该串行闪存要求仲裁器150选择一组件，并经总线BUS_2传送一命令，以存取该串行闪存110。此外，该命令可由该处理器120经总线BUS_1直接发出，不需经过总线BUS_2。利用该预取缓冲器控制器170收集并转换几个个别读取存取要求至突发读取存取(burst read access)，以减少总存取时间。通过一预取缓冲器控制器170以减少存取时间将稍后叙述，而存取该串行闪存将详述如下。请参考图2A。图2A显示该串行闪存接口160的方块图。该串行闪存接口160包括一命令控制器210、一写入数据寄存器220、一地址寄存器230、一命令寄存器240、一指令寄存器250及一并串移位寄存器260。该命令控制器210在所述寄存器及补捉输入TRAPin帮助下，解译该快闪命令(来自总线BUS_1的存取命令COMaccess、或来自总线BUS_2的直接命令COMwrite/COMread)成该快闪指令。最后该并串移位寄存器260将该指令由并行形式转换至串行形式，并将该指令移位至该串行闪存110(如图1)。关于存取命令解译的处理将详述如下。请参考图2B。图2B是显示存取命令解译处理的流程图。该处理的步骤如下。步骤20一开始该处理器120通过总线BUS_1设置复数个寄存器220-250。步骤22该处理器120发出该存取命令COMaccess，经总线BUS_1至该命令控制器210。步骤24根据之前步骤20所设置的命令寄存器240的值，决定一对应动作(如大量抹除、字节读取、字节写入、字节编程…)。步骤26该命令控制器210执行解译以产生一连续指令、数据及地址。例如就字节写入动作而言，首先产生制造商相关指令，然后轮流产生欲写入的数据及写入地址。值得注意的是，制造商相关指令是根据该指令寄存器250而产生，而被写入该串行闪存110的数据则暂时储存于该写入数据寄存器220中，以及该写入地址暂时储存于该地址寄存器230中。该指令寄存器250进一步叙述如下。有各种指令寄存器实施方式。值得注意的是指令寄存器实施方式仅为举例，非用以限定。例如当指令寄存器的空间足够储存一特定串行闪存制造商的全部指令组时，则每当命令解译处理时，该指令寄存器250不需被设置(或初始化)。否则，每当命令解译处理时，该指令寄存器本文档来自技高网...

【技术保护点】
一种用于嵌入式系统的命令控制器，该嵌入式系统包括：一处理器、复数个存取装置及一串行闪存，其中该处理器及所述存取装置传送各种命令，以从该串行闪存读取数据或写入数据至该串行闪存，其特征在于，该命令控制器包括：一直接读取器，根据一补捉输入 处理一第一命令，以产生一第一指令，其中该第一命令可来自所述处理器或任一存取装置，且该第一指令被移位至所述串行闪存，以在该串行闪存中读取数据；以及一命令解译器，根据一补捉输入解译一第二命令，以产生一第二指令，其中该第二命令可来自所述处 理器，且该第二指令被移位至所述串行闪存，以在该串行闪存中读取／写入数据；其中，所述补捉输入包括一串行闪存制造商的信息。

【技术特征摘要】
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【专利技术属性】
技术研发人员：蔡忠宏，赖明祥，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]