仿真器复位电路制造技术

本实用新型专利技术涉及一种仿真器复位电路，该复位电路至少由上电复位芯片、ＰＮＰ三极管、ＮＰＮ三极管、仿真器、嵌入式处理器以及一个以上电阻构成，其中，上电复位芯片的复位输出管脚连接ＰＮＰ三极管的基极；ＰＮＰ三极管的发射极通过电阻连接至电源正极，集电极连接ＮＰＮ三极管的基极；ＮＰＮ三极管的集电极连接至仿真器的系统复位管脚和嵌入式处理器的系统复位管脚，并通过电阻连接至电源正极，发射极接地；仿真器的系统复位管脚连接至嵌入式处理器的系统复位管脚。本实用新型专利技术能实现上电复位芯片的发出的复位信号和仿真器复位信号之间的隔离，保证正常的复位；并且实现结构简单、成本低，占用空间小。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及复位电路，特别是涉及一种嵌入式系统的仿真器复位电路。
技术介绍
目前，嵌入式处理器越来越多地应用在工业控制、自动化设备、智能仪表、新型家用电器和移动通讯设备等领域，基于嵌入式处理器的嵌入式系统能够提供控制、监测等多种功能，在现代工业技术的各个领域都有广泛的应用。为了能使嵌入式系统应用于具体场合，必须对嵌入式系统进行软硬件设计、开发和调试。因此，大部分嵌入式处理器，如高性能RISC处理器(ARM，Advanced RISCMachines)等，为了提供调试功能，都提供了联合测试行动小组(JTAG，JointTestAction Group)调试接口。相应地，嵌入式处理器的仿真器提供了多处理器板上调试(Multi-ICE，Multi-processor In-Circuit Emulator)接口，因此，就需要一个从JTAG接口到Multi-ICE接口的转换电路。通常，Multi-ICE接口的TMS、TCK、TDO和TDI这四个管脚信号线可以与相应的嵌入式处理器的JTAG接口管脚信号对接，线路上没有过多的要求。但对于复位信号就比较麻烦，Multi-ICE接口上有两个复位管脚：一个是测试复位管脚Multi_TRST，另一个是系统复位管脚SRST。其中，Multi_TRST一般需要和上电复位信号进行相与操作，然后将操作结果送到嵌入式处理器JTAG接口的测试复位管脚TRST。而SRST复位管脚信号是一个双向复位信号，其功能为：可以通过上电复位信号同时复位嵌入式处理器和仿真器，也可以仅仅是由仿真器通过SRST发出复位信号给嵌入式处理器的系统复位管脚RESET，让嵌入式处理器进行复位。现有的上电复位芯片如ADM809TART等，逻辑关系比较简单，上电后，-->从复位输出管脚输出一个几百毫秒的低电平信号，之后一直保持为高电平。这种情况下，如果直接把上电复位芯片的复位输出管脚同时连接到仿真器的SRST管脚和嵌入式处理器的RESET管脚，将会造成逻辑错误：当上电复位芯片复位完成后，复位输出管脚保持高电平状态，此时如果仿真器发出复位信号，SRST管脚为低电平，则会因为电路两端电平不一致导致复位器件的损坏。为避免这个问题出现，现有技术中的技术方案使用专用逻辑器件，该器件能够提供一个连接上电复位芯片和仿真器和嵌入式处理器的逻辑电路：当上电复位芯片复位输出管脚为低电平时，同时复位仿真器和嵌入式处理器；而当上电复位芯片复位输出管脚为高电平时，仿真器单独复位嵌入式处理器。但是，这种专用逻辑器件内部结构复杂、成本高、且封装后面积较大。
技术实现思路
有鉴于此，本技术的主要目的在于提供一种嵌入式系统的仿真器复位电路，在保证正常复位的同时，结构简单、成本低，且占用空间小。为达到上述目的，本技术的技术方案是这样实现的：一种仿真器复位电路，所述电路至少由上电复位芯片、PNP三极管、NPN三极管、仿真器、嵌入式处理器以及一个以上电阻构成，其中，上电复位芯片的复位输出管脚连接PNP三极管的基极；PNP三极管的发射极通过电阻连接至电源正极，集电极连接NPN三极管的基极；NPN三极管的集电极连接至仿真器的系统复位管脚和嵌入式处理器的系统复位管脚，并通过电阻连接至电源正极，NPN三极管的发射极接地；仿真器的系统复位管脚连接至嵌入式处理器的系统复位管脚。其中，所述电路还包括双二极管，其中，第一二极管的阴极连接至上电复位芯片的复位输出管脚，阳极连接通过电阻连接至电源正极，阳极还同时连接至嵌入式处理器的调试接口的测试复位管脚；第二二极管的阴极连接至仿真器的测试复位管脚，阳极与第一二极管的阳极相连。-->本技术的仿真器复位电路，仅包含两个三极管和少量其它简单元器件，利用三极管的集电极开路可以实现逻辑上“线与”的这个特点，能实现上电复位芯片的发出的复位信号和仿真器复位信号之间的隔离，保证正常的复位；并且实现结构简单、成本低，占用空间小。附图说明图1为本技术的仿真器复位电路的原理图。具体实施方式下面结合附图及具体实施例对本技术再作进一步详细的说明。如图1所示，本技术包括上电复位芯片U3、PNP三极管Q1和NPN三极管Q2、一个以上电阻、仿真器U1和嵌入式处理器U2。其中，仿真器U1包括Multi_ICE接口，所述Multi_ICE接口包括SRST管脚和Multi_TRST管脚，嵌入式处理器U2包括JTAG接口和RESET管脚，所述JTAG接口包括TRST管脚；上电复位芯片U3的工作原理和现有技术中一致，上电后，上电复位芯片U3的复位输出管脚RESET输出一个几百毫秒的低电平信号，之后一直保持为高电平。上电复位芯片U3的RESET管脚连接PNP三极管Q1的基极，PNP三极管Q1的发射极通过电阻连接至电源VCC，集电极连接NPN三极管Q2的基极；NPN三极管Q2的集电极连接至仿真器U1的Multi_ICE接口SRST管脚和嵌入式处理器U2的RESET管脚，并通过电阻连接至电源正极VCC，NPN三极管的发射极接地，仿真器U1 Multi_ICE接口的SRST管脚和嵌入式处理器U2的RESET管脚相连。本技术仿真器复位电路的工作原理是：当上电复位芯片的RESET管脚输出低电平复位信号时，Q1导通，使Q2的基极为高电平，这时Q2也导通，并在Q2的集电极输出低电平信号，该低电平信号同时输出到仿真器U1Multi_ICE接口的SRST管脚和嵌入式处理器U2的RESET管脚，同时实现了仿真器U1和嵌入式处理器U2的复位。-->当上电复位芯片U3的RESET管脚输出高电平时，Q1和Q2都截止，Q2的集电极对地呈开路状态，相当于上电复位芯片U3的RESET管脚到仿真器U1 Multi_ICE接口的SRST管脚和嵌入式处理器U2的RESET管脚之间的通路断开，此时，仿真器U1的Multi_ICE接口可以从自身的SRST管脚对嵌入式处理器U2进行复位，但不会影响到上电复位芯片U3。另外，为使仿真器U1 Multi_ICE接口的Multi_TRST管脚发出的复位信号和上电复位信号相与，之后相与的结果送到嵌入式处理器U2 JTAG接口的TRST管脚，本技术的仿真器复位电路还包括双二极管VD1。其中，第一二极管的阴极连接至上电复位芯片U3的RESET管脚，阳极连接通过电阻连接至电源正极VCC，阳极同时也连接至嵌入式处理器U2 JTAG接口的TRST管脚，第二二极管的阴极连接至仿真器U1 Multi_ICE接口的Multi_TRST管脚，阳极和第一二极管的阳极相连，当仿真器U1 Multi_ICE接口的Multi_TRST管脚和上电复位芯片U3的RESET管脚都输出高电平时，嵌入式处理器U2 JTAG接口的TRST管脚才为高电平；反之，仿真器U1 Multi_ICE接口的Multi_TRST管脚或上电复位芯片U3的RESET管脚输出低电平时，嵌入式处理器U2 JTAG接口的TRST管脚为低电平，对嵌入式处理器U2进行复位。以上所述，仅为本技术的较佳实施例而已，并非用来限定本技术的保护范围。本领域内技术人员应该能联想到的利用本技术的结构所做出的相应类型的变形，以及符合本技术结构特征的利用其它复位芯片或仿真器、嵌入式处理器之间本文档来自技高网...

【技术保护点】
一种仿真器复位电路，其特征在于，所述电路至少由上电复位芯片、ＰＮＰ三极管、ＮＰＮ三极管、仿真器、嵌入式处理器以及一个以上电阻构成，其中，　　　　上电复位芯片的复位输出管脚连接ＰＮＰ三极管的基极；　　　　ＰＮＰ三极管的发射极通过电阻连接至电源正极，集电极连接ＮＰＮ三极管的基极；　　　　ＮＰＮ三极管的集电极连接至仿真器的系统复位管脚和嵌入式处理器的系统复位管脚，并通过电阻连接至电源正极，发射极接地；　　　　仿真器的系统复位管脚连接至嵌入式处理器的系统复位管脚。

【技术特征摘要】
1. 一种仿真器复位电路，其特征在于，所述电路至少由上电复位芯片、PNP三极管、NPN三极管、仿真器、嵌入式处理器以及一个以上电阻构成，其中，上电复位芯片的复位输出管脚连接PNP三极管的基极；PNP三极管的发射极通过电阻连接至电源正极，集电极连接NPN三极管的基极；NPN三极管的集电极连接至仿真器的系统复位管脚和嵌入式处理器的系统复位管脚，并通过电阻连接至电源...

【专利技术属性】
技术研发人员：刘团辉，
申请(专利权)人：中兴通讯股份有限公司，
类型：实用新型
国别省市：94[中国|深圳]