处理器集群制造技术

根据本发明专利技术，在一个单个集成电路上实现处理器集群，包括一个可配置的高速缓冲存储器（１）和多个处理器（２ａ，…，２ｅ），至少两个处理器（２ａ，２ｂ）拥有互不相同的指令集，该处理器集群还包括一个选择单元（６），用于有选择地激活该系列处理器之一，并给予所述被选择处理器对高速缓冲存储器的存取权。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及处理器集群。嵌入式计算机芯片展示了这样一种倾向其中，对于每新一代的嵌入式计算机芯片，芯片面积中越来越大的比例面积专门用于存储器，与此同时，专门用于计算结构的芯片面积的比例不断缩小。这些是基于以下的观察。首先，已早为人们所熟悉的是，一个平衡的计算系统均装备有相当数量的存储器，其中存储器的数量正比于CPU(中央处理器)的计算能力。对于每一代嵌入式计算机芯片，芯片最大可得的时钟频率提高了30％。专门用于存储器结构的相对芯片面积倾向于以相同的数量增长。因此，存储器最终变成确定集成电路生产成本的居主导地位的因素，同时处理器或DSP核心中的计算逻辑变得相对便宜。本专利技术的一个目的是，提供一种处理器集群，一方面这种处理器集群拥有一个相当宽的可应用性，另一方面这种处理器集群可拥有数量相当有限的存储器。为了这个目的，根据本专利技术，该处理器集群是在一个单个集成电路上实现的，该处理器集群包括一个可配置的高速缓冲存储器和多个处理器，至少两个处理器拥有互不相同的指令集。该处理器集群还包括一个选择单元，用于有选择地激活该系列处理器之一，并给予所述被选择的处理器对高速缓冲存储器的存取权。高速缓冲存储器是一种相当快的存储器，用于容纳最近被存取的代码或数据。根据访问的局部性法则，最近所使用的数据或代码很可能会在最近的将来再次被存取。因此，一个接近处理器集群的高速缓冲存储器的存在，明显改进了处理器的性能。可以对处理器集群加以配置，以至于能够严格地仅激活一个处理器，并拥有一个与高速缓冲存储器的连接。对所述连接的实际的激活发生在制造集成电路之后。一方面，从多个处理器中选择一个拥有不同指令集的处理器的可能性，使处理器集群能够拥有广泛的可应用性。另一方面，因为仅一个高速缓冲存储器出现在集成电路上，所以该集成电路可拥有相当有限数量的存储器。现场可编程集成电路同样是人们所熟悉的。然而，提供多个处理器本体的现有方法包括在一个集成电路上组合多个处理器，其中每一处理器拥有其自己专用的高速缓冲存储器。如以上所解释的，这一技术倾向使存储器资源更加昂贵，与此同时，计算逻辑资源正变得越来越便宜。在这一情况下，本专利技术提供了具有多种类型互不相同的处理器的集成电路，它的一个更具成效比的实施方式。应该加以提及的是，EP 0927936描述了一种包括一个微处理器、一个用户可配置的片上程序存储器、以及一个用于重新配置存储器的控制器的处理器结构。其中，所描述的微处理器是一个VLIW处理器，该VLIW处理器包括多个执行单元，例如一个运算器+加载/存储单元、一个乘法器、一个运算器+移位器、以及一个进一步的运算器。控制器允许按一种模式把存储器映射到内部地址空间，并允许按另一种模式把存储器配置为一个片上高速缓冲存储器。然而，这一文档没有描述一个其中通过独立单元装配处理器的可配置的处理器结构。取而代之，在根据本专利技术的处理器集群中，通过一个现场可编程的交换器把多个固定的不可改变处理器核心连接于一个单高速缓冲存储器。还应该加以提及的是，US 5937203描述了一种包括可调谐单元(122A，...，122N)的处理器结构。每一个可调谐单元(122A，...，122N)连接于一个相应的存储器(113A，...，113N)。例子有可调谐的流水线、可调谐的ALU、可调谐的转移预测单元、可调谐的多媒体执行单元、以及可调谐的浮点单元。因此，调谐的结果是某一功能由一个可比较种类的功能来加以取代。例如，一个16比特的加法器由一个32比特的加法器加以替代，或一个第一类型的转移预测由一个第二类型转移预测加以替代。因此，在根据本专利技术的处理器集群中，一个不同的选择，其结果是可以得到一个拥有一个不同指令集的不同的处理器。应该加以注意的是，US 6091263描述了一个包括一个第一阵列可配置逻辑块(CLB)和一个第二阵列CLB的FPGA。把第一阵列CLB耦合于一个相应的第一配置高速缓冲存储器阵列。第一高速缓冲存储器阵列存储用于重新配置第一阵列CLB的值。把第二阵列CLB耦合于一个相应的第二配置高速缓冲存储器阵列。第二配置高速缓冲存储器阵列存储用于重新配置第二阵列CLB的值。所述的FPGA减少了对用于重新配置FPGA的路由资源的要求。为了完整性，应该加以提及的是，EP 668659 A2描述了一种可重新配置的半导体集成电路。这种电路包括多个元件，这些元件拥有两或两种以上的配置，每一种配置均由元件功能与/或其与其它元件的互连加以定义。在根据本专利技术的处理器集群的一个实施方案中，该系列处理器包括至少一个微控制器和一个数字信号处理器(DSP)。微控制器，例如MIPS和ARM，通常提供了一个针对控制处理加以优化的指令集体系结构(ISA)。这意味着对它们的ISA进行了优化，以执行这样的程序收集来自计算机存储器中不同位置的数据，把这些数据项互相加以比较以及与常数进行比较，然后根据这些比较结果做出决策。换句话说，较佳的做法是选择具有这样的ISA的处理器执行控制大量程序的典型的“加载、比较、转移”结构。DSP，例如OAK、PALM、REAL、以及Trimedia，通常提供了一个针对信号处理加以优化的ISA。这意味着对它们的ISA进行了优化，以执行那些在计算机存储器中的一个数据块的连续的成员上反复执行相同算术操作集的程序。通常，这些程序具有极大量的计算、执行众多的包括许多乘法的算术运算，并常常与大量的加法相组合。在一个实施方案中，处理器集群可以包括不同类型的微控制器。尽管针对控制处理对MIPS和ARM进行了优化，但在许多方面它们的指令集是不同的。例如，ARM向程序设计人员提供了16个通用寄存器，其中MIPS提供了31个这样的寄存器。两个ISA均提供了可提供相同功能的指令(例如“加”或“如果为0转移”)，但使用ISA对这些指令进行编码的方法是不同的，从而使MIPS执行ARM指令或反过来是不可能的。另外，MIPS和ARM采取不同的方式来条件执行ARM提供了转移指令和警戒指令，而MIPS仅提供了转移。处理器集群的一个实施方案可以包含不同类型的数字信号处理器。另外，可以发现，在DSP之间，在它们的信号处理方式方面，有着明显的不同。例如，一个REAL DSP瞄准于要求中等性能水平的音频处理等应用，而Trimedia瞄准于要求较高性能水平的视频和图形处理等应用。这一差别反映在这些DSP的相应的ISA中。出于这一原因，对于REAL不可能执行Trimedia指令和其他的路线，即使两者均属于DSP处理器系列。高速缓冲存储器既可由软件，也可由硬件控制加以管理。一个具有一个硬件控制的高速缓冲存储器的处理器相当容易加以编程，但程序设计人员很少或根本没有对高速缓冲存储器的管理加以控制。软件控制具有这样的好处程序设计人员可以精确地控制把何种数据保留在高速缓冲存储器中，以及哪些数据需要由新数据加以取代。然而缺点是，一个具有一个软件控制的高速缓冲存储器的处理器较难加以编程。在根据本专利技术的处理器集群的一个优选实施方案中，根据处理器集群中的DSP，把高速缓冲存储器配置成一个DSP指令存储器组和一个DSP数据存储器组。因此，处理器集群中相同类型的不同处理器的存在，也增强了使用上的灵活性。可以把多个处理器集群集成于一个处理系统中。在这样的一个系统本文档来自技高网...

【技术保护点】
在一个单个集成电路上实现的处理器集群，包括一个可配置的高速缓冲存储器（１）和多个处理器（２ａ，…，２ｅ），至少两个处理器（２ａ，２ｂ）拥有互不相同的指令集，该处理器集群还包括一个选择单元（６），用于有选择地激活该系列处理器之一，并给予所述被选择处理器对高速缓冲存储器的存取权。

【技术特征摘要】
EP 2001-7-5 01202589.61.在一个单个集成电路上实现的处理器集群，包括一个可配置的高速缓冲存储器(1)和多个处理器(2a，...，2e)，至少两个处理器(2a，2b)拥有互不相同的指令集，该处理器集群还包括一个选择单元(6)，用于有选择地激活该系列处理器之一，并给予所述被选择处理器对高速缓冲存储器的存取权。2.根据权利要求1的处理器集群，其特征在于，该系列处理器至少包括一个微控...

【专利技术属性】
技术研发人员：P斯特拉维尔斯，
申请(专利权)人：皇家菲利浦电子有限公司，
类型：发明
国别省市：NL[荷兰]