系统时钟脉冲切换装置以及切换其频率的方法制造方法及图纸

本发明专利技术提供一种系统时钟脉冲切换装置以及切换其频率的方法，其包含有：一时钟脉冲信号源，用来提供一参考时钟脉冲；一除频电路，电连接于该时钟脉冲信号源，用来对该参考时钟脉冲进行除频以产生一除频信号与一系统时钟脉冲；以及一致能信号产生装置，电连接于该除频电路，用来对该除频信号进行除频以产生至少一致能信号；其中该除频电路会于对应该除频信号之一边缘的时点，切换该系统时钟脉冲的频率。

【技术实现步骤摘要】

本专利技术有关系统时钟脉冲切换技术，尤指于切换所产生的系统时钟脉冲的频率时，可避免相对应的致能信号产生飘移的系统时钟脉冲切换装置及相关方法。
技术介绍
在一个同步电路(synchronous circuit)当中，个别模组或元件皆是依据一系统时钟脉冲(system clock)来进行同步运作。同步电路可改变或切换该系统时钟脉冲的频率来满足不同的运作需求。例如，可利用降低系统时钟脉冲的频率的方式来节省电路的电功耗。在目前的相关
中，一般是利用锁相回路(phase-locked loop，PLL)或是数字除频电路来改变或切换系统时钟脉冲的频率。除了系统时钟脉冲以外，同步电路中通常还会利用一个或多个固定频率的致能信号(enable signal)来维持系统机能的正常运作。举例而言，GSM通讯装置需要一个致能信号(QBIT_EN)来决定其传送及接收信号的时机。一旦该致能信号发生飘移(drift)的情形，将会严重影响到GSM通讯装置的通讯品质。如上所述，在目前的相关
中，锁相回路是常用来切换系统时钟脉冲频率的手段之一。众所周知，锁相回路在切换其输出时钟脉冲的频率的过程中，需要一段趋稳时间(settling time)来使其输出时钟脉冲的频率达到新的稳定状态。在这段趋稳时间中，由于锁相回路所产生的时钟脉冲频率是不固定的，故常会造成致能信号产生飘移的情形。请参考图1，其所绘示为利用锁相回路来改变系统时钟脉冲频率之一现有的系统时钟脉冲产生装置100的方块图。系统时钟脉冲产生装置100是利用一锁相回路110来产生一时钟脉冲PCLK，以作为系统电路130的系统时钟脉冲SCLK。如前所述，在锁相回路110改变其输出时钟脉冲PCLK的频率的过程中，需要一段趋稳时间来使时钟脉冲PCLK的频率达到新的稳定状态。在这段趋稳时间当中，为了避免频率不稳定的时钟脉冲PCLK对系统电路130的运作造成不良的影响，多工器120会旁通(bypass)掉锁相回路110所输出的时钟脉冲PCLK，并改选择具有固定频率的一外部时钟脉冲XCLK来作为系统时钟脉冲SCLK。当锁相回路110达到新的稳定状态时，多工器120便会将系统时钟脉冲SCLK由外部时钟脉冲XCLK切换回锁相回路110所输出的时钟脉冲PCLK。以锁相回路110将所输出的时钟脉冲PCLK从频率52MHz切换到频率26MHz的过程为例，现有的系统时钟脉冲SCLK切换流程如下首先，利用多工器120旁通掉锁相回路110所输出的时钟脉冲PCLK(52MHz)，并将系统时钟脉冲SCLK切换为外部时钟脉冲XCLK。接着，锁相回路110会将其输出时钟脉冲PCLK的频率调整到26MHz。等锁相回路110稳定之后，再利用多工器120将系统时钟脉冲SCLK由外部时钟脉冲XCLK切换到锁相回路110所输出的时钟脉冲PCLK(26MHz)。然而，前述利用多工器120将系统时钟脉冲SCLK由锁相回路110输出的时钟脉冲PCLK切换至外部时钟脉冲XCLK，或由外部时钟脉冲XCLK切换至时钟脉冲PCLK的过程，是非同步(asynchronous)的时钟脉冲切换动作。因此，锁相回路110输出的时钟脉冲PCLK与外部时钟脉冲XCLK两者在切换当时的相位及频率很可能并不相同。这会使得在系统时钟脉冲SCLK的频率切换过程中，很难将致能信号的周期维持为固定不变，因此容易造成致能信号产生飘移的问题。如上所述，在目前的相关
中，也可以利用数字除频电路来产生不同频率的系统时钟脉冲，但仍然会造成致能信号产生飘移的问题。一般而言，致能信号利用计数器来产生的。例如，图2所示为利用数字除频电路来改变系统时钟脉冲频率之一现有系统时钟脉冲产生装置200的方块图。系统时钟脉冲产生装置200中的数字除频电路210会对具有固定频率之一参考时钟脉冲RCLK进行除频，以产生一系统时钟脉冲SCLK。计数器220则会依据该系统时钟脉冲SCLK产生一致能信号。以频率为13/12MHz的致能信号QBIT_EN为例，当数字除频电路210所产生的系统时钟脉冲SCLK的频率为52MHz时，则计数器220每48个系统时钟脉冲周期就会产生一个致能信号QBIT_EN。而当系统时钟脉冲SCLK的频率为13MHz时，则计数器220每12个系统时钟脉冲周期就会产生一个致能信号QBIT_EN。然而，由于数字除频电路210切换系统时钟脉冲SCLK的频率的时间点可能会发生在任何时刻，故仍可能导致计数器220所产生的致能信号QBIT_EN的周期改变。请参考图3及图4。图3为致能信号QBIT_EN周期变长的时序图。图4为致能信号QBIT_EN周期变短的时序图。如图3所示，当数字除频电路210将系统时钟脉冲SCLK的频率由52MHz切换到13MHz时，系统时钟脉冲SCLK的周期会变长。如上所述，当系统时钟脉冲频率为52MHz时，计数器220每48个系统时钟脉冲周期会产生一个致能信号QBIT_EN，亦即当计数器220的计数值QBIT_CNT从47数到0时，就会产生一个致能信号QBIT_EN。倘若数字除频电路210没有切换系统时钟脉冲SCLK的频率，则计数器220的计数值序列应为QBIT_CNT(expected)，而计数器220应该在计数值QBIT_CNT(expected)等于0时产生致能信号，如图3中的QBIT_EN(expected)所示。然而，系统时钟脉冲SCLK的频率由52MHz切换到13MHz会使得系统时钟脉冲周期变长，进而导致计数器220的计数周期拉长，故计数器220的实际计数值序列会是QBIT_CNT。这样的结果会造成致能信号QBIT_EN的产生时点延后且周期变长，而发生飘移的现象。如图4所示，当系统时钟脉冲SCLK的频率由13MHz切换为52MHz时，系统时钟脉冲周期会变短。如上所述，当系统时钟脉冲频率为13MHz时，计数器220每12个系统时钟脉冲周期会产生一个致能信号QBIT_EN，亦即当计数器220的计数值QBIT_CNT从11数到0时，就会产生一个致能信号QBIT_EN。倘若数字除频电路210没有切换系统时钟脉冲SCLK的频率，则计数器220产生致能信号的时点会是如图4中的QBIT_EN(expected)所示。然而，系统时钟脉冲SCLK的频率由13MHz切换到52MHz会使得系统时钟脉冲周期变短，而计数器220的计数周期也会因此变短，进而会造成致能信号QBIT_EN的产生时点提前且周期变短，而发生飘移的现象。
技术实现思路
因此本专利技术的目的在于提供一种，可避免于切换系统时钟脉冲的频率时造成致能信号发生飘移现象。在本专利技术的实施例中揭露了一种系统时钟脉冲切换装置，其包含有一时钟脉冲信号源，用来提供一参考时钟脉冲；一除频电路，电连接于该时钟脉冲信号源，用来对该参考时钟脉冲进行除频以产生一除频信号与一系统时钟脉冲；以及一致能信号产生装置，电连接于该除频电路，用来对该除频信号进行除频以产生至少一致能信号；其中该除频电路会于对应该除频信号的一边缘的时点，切换该系统时钟脉冲的频率。本专利技术的实施例中另揭露一种系统时钟脉冲切换装置，其包含有一时钟脉冲信号源，用来提供一参考时钟脉冲；一致能信号产生装置，电连接于该时钟脉冲信号源，用来产生至少一致能信号；以及一本文档来自技高网...

【技术保护点】
一种系统时钟脉冲切换装置，其特征在于，包含有：一时钟脉冲信号源，用来提供一参考时钟脉冲；一除频电路，电连接于该时钟脉冲信号源，用来对该参考时钟脉冲进行除频以产生一除频信号与一系统时钟脉冲；以及一致能信号产生装置，电连 接于该除频电路，用来对该除频信号进行除频以产生至少一致能信号；其中该除频电路会于对应该除频信号的一边缘的时点，切换该系统时钟脉冲的频率。

【技术特征摘要】
CN 2004-11-1 20041008877021.一种系统时钟脉冲切换装置，其特征在于，包含有一时钟脉冲信号源，用来提供一参考时钟脉冲；一除频电路，电连接于该时钟脉冲信号源，用来对该参考时钟脉冲进行除频以产生一除频信号与一系统时钟脉冲；以及一致能信号产生装置，电连接于该除频电路，用来对该除频信号进行除频以产生至少一致能信号；其中该除频电路会于对应该除频信号的一边缘的时点，切换该系统时钟脉冲的频率。2.如权利要求1所述的系统时钟脉冲切换装置，其特征在于，该时钟脉冲信号源为一锁相回路。3.如权利要求1所述的系统时钟脉冲切换装置，其特征在于，该致能信号产生装置是利用该参考时钟脉冲与该系统时钟脉冲其中之一来作为其工作时钟脉冲。4.如权利要求1所述的系统时钟脉冲切换装置，其特征在于，该致能信号产生装置包含有一个或多个计数器。5.如权利要求1所述的系统时钟脉冲切换装置，其特征在于，该参考时钟脉冲的频率为该系统时钟脉冲的频率的倍数。6.如权利要求1所述的系统时钟脉冲切换装置，其特征在于，该参考时钟脉冲的频率为该除频信号的频率的倍数。7.如权利要求1所述的系统时钟脉冲切换装置，其特征在于，该系统时钟脉冲的频率为该除频信号的频率的倍数。8.如权利要求1所述的系统时钟脉冲切换装置，其特征在于，该除频电路包含有一计数器，电连接于该时钟脉冲信号源，用来依据该参考时钟脉冲产生该除频信号并输出一计数值；一决定单元，电连接于该计数器，用以依据一控制值与该计数值来产生一输出信号；以及一时钟脉冲闸控单元，电连接于该决定单元与该时钟脉冲信号源，用来依据该输出信号与该参考时钟脉冲产生该系统时钟脉冲。9.如权利要求8所述的系统时钟脉冲切换装置，其特征在于，该时钟脉冲闸控单元为一与门或是一或门。10.如权利要求1所述的系统时钟脉冲切换装置，其特征在于，该除频电路包含有一计数器，电连接于该时钟脉冲信号源，用来依据该参考时钟脉冲产生该除频信号并输出一计数值；一决定单元，电连接于该计数器，用以依据一控制值与该计数值来产生一输出信号；一拴锁器，电连接于该决定单元，用来依据该参考时钟脉冲栓锁该输出信号以产生一延迟时钟脉冲；以及一时钟脉冲闸控单元，电连接于该栓锁器与该时钟脉冲信号源，用来依据该延迟时钟脉冲与该参考时钟脉冲产生该系统时钟脉冲。11.如权利要求10所述的系统时钟脉冲切换装置，其特征在于，该时钟脉冲闸控单元为一与门或是一或门。12.一种系统时钟脉冲切换装置，其特征在于，包含有一时钟脉冲信号源，用来提供一参考时钟脉冲；一致能信号产生装置，电连接于该时钟脉冲信号源，用来产生至少一致能信号；以及一除频电路，电连接于该时钟脉冲信号源，用来对该参考时钟脉冲进行除频以产生一系统时钟脉冲，并于对应该致能信号之一边缘的时点，切换该系统时钟脉冲的频率。13.如权利要求12所述的系统时钟脉冲切换装置，其特征在于，该时钟脉冲信号源为一锁相回路。14.如权利要求12所述的系统时钟脉冲切换装置，其特征在于，该致能信号产生装置会产生多个不同频率的致能信号，而该除频电路于对应该多个致能信号的一共同边缘的时点，调整该系统时钟脉冲的频率。15.如权利要求12所述的系统时钟脉冲切换装置，其特征在于，该参考时钟脉冲的频率为该系统时钟脉冲的频率的倍数。16.如权利要求12所述的系统时钟脉冲切换装置，其特征在于，该参考时钟脉冲的频率为该致能信号的频率的倍数。17.如权利要求12所述的系统时钟脉冲切换装置，其特征在于，该系统时钟脉冲的频率为该致能信号的频率的倍数。18.如权利要求12所述的系统时钟脉冲切换装置，其特征在于，该除频电路包含有一计数器，电连接于该时钟脉冲信号源，用来依据该参考时钟脉冲与一控制值产生一除频信号；一控制单元，电连接于该计数器，用来控制该控制值载入该计数器的时机；以及一时钟脉冲闸控单元，电连接于该计数器与该时钟脉冲信号源，用来依据该除频信号与该参考时钟脉冲产生该系统时钟脉冲。19.如权利要求18所述的系统时钟脉冲切换装置，其特征在于，该时钟脉冲闸控单元为一与门或是一或门。20.如权利要求12所述的系统时钟脉冲切换装置，其特征在于，该除频电路包含有一计数器，电连接于该时钟脉冲信号源，用来依据该参考时钟脉冲与一控制值产生一除频信号；一控制单元，电连接于该计数器，用来控制该控制值载入该计数器的时机；一拴锁器，电连接于该计数器，用来依据该参考时钟脉冲栓锁该除频信号以产生一延迟时钟脉冲；以及一时钟脉冲闸控单元，电连接于该栓锁器与该时钟脉冲信号源，用来依据该延迟时钟脉冲与该参考时钟脉冲产生该系统时钟脉冲。21.如权利要求20所述的系统时钟脉冲切换装置，其特征在于，该...

【专利技术属性】
技术研发人员：林彦宇，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]