用以控制通用序列总线装置运作的电路制造方法及图纸

一种用以控制通用序列总线装置运作的电路，其包含一变频器、一通用序列总线实体层及一通用序列总线核心。该电路接收具有一第一频率的一第一时钟脉冲，该第一频率不为一通用序列总线指定频率的因子。该变频器将该第一时钟脉冲变频为具有一基础频率的一基础时钟脉冲，而该基础频率为该通用序列总线指定频率的因子。该通用序列总线实体层依据该基础时钟脉冲运作，并容许该通用序列总线经由其与一外部通用序列总线装置进行通信。该通用序列总线核心则用以控制于该通用序列总线核心与该通用序列总线实体层间传送的平行数据。本发明专利技术的用以控制通用序列总线装置运作的电路大大降低了成本。

【技术实现步骤摘要】

本专利技术相关于通用序列总线(USB)，尤指一种用来控制USB装置运作的 电路(CIRCUIT FOR CONTROLLING OPERATIONS OF UNIVERSAL SERIAL BUS DEVICE)。
技术介绍
通用序列总线是由部分科技业领导者所开发出的一种联机规格，其具有 易使用、扩充性佳、以及高速等等的特性。自1995年发表以来，其运作速 度已由起初的12Mbps发展到今日的480Mbps，使用者常可在各种电子产品 上发现它的踪迹。图1为一用以控制USB装置运作的电路100的示意图。电路100为一 系统单芯片(SOC)，其包含有三个主要的功能方块 一特定应用电路 (application-specific circuit)120、 一通用序列总线核心(USB core)140与一通用 序列总线实体层(USB PHY)160。一通用序列总线2.0收发器宏电路单元接口(USB 2.0 Transceiver Macrocell Interface, UTMI)与一 UTMI+低针脚数接口 (UTMI+ Low Pin Interface, ULPI)可作为USB核心140与USB实体层160间的内部接口的例 子，该内部接口容许8或16位的平行数据在USB核心140与USB实体层 160间进行传输。特定应用电路120用以控制该USB装置的主要功能。USB 核心140可作为一中央处理单元(CPU)及一动态随机存取存储器(DRAM)控 制器，负责控管经由上述的内部接口所传送的8或16位的平行数据。USB 实体层160包含有一序列接口引擎(serial interface engine, SIE)162及一锁相 回路(phase lock loop, PLL)164，用以容许该USB装置与一外部USB装置 90 (例如USB主机或USB外围装置)进行通信。除电路100之外，该USB装置另包含一第一时钟脉冲源20，其提供一 第一时钟脉冲CK1至特定应用电路120。由于具有第一时钟脉冲源20，特 定应用电路120可依据第一时钟脉冲CK1进行运作。在大部分的状况下， 第一时钟脉冲CK1的频率不为480MHz的因子(在接下来的段落中，480MHz 称为一USB指定频率)。为了接收第一时钟脉冲CK1，电路100至少需拨 出一接脚来作为与第一时钟脉冲源20连接之用。根据相关的规格，锁相回路164必须提供一 480MHz的参考时钟脉冲 RCK1给序列接口引擎162，及提供一 12/30/60MHz的参考时钟脉冲RCK2 给USB核心140。在相关的规格中，对于前述的480MHz参考时钟脉冲的准 确性要求非常严格。举例来说，相关的规格限制480MHz参考时钟脉冲的飘 移量(Jitter)必须小于5%。为了达到对准确性的严格要求，现有的USB装 置必须额外包含一第二时钟脉冲源40，以提供一第二时钟脉冲CK2给锁相 回路164。而第二时钟脉冲CK2的频率必须恰好为480MHz的因子。此外， 锁相回路164必须为一精准的电路，以期能准确地将第二时钟脉冲CK2转 换为480MHz时钟脉冲RCK1与12/30/60MHz时钟脉冲RCK2。然而，因为需将第二时钟脉冲CK2提供至锁相回路164，电路100必须 另拨出额外的接脚以作为与第二时钟脉冲源40连接之用。除了额外的第二 时钟脉冲源40之外，用以连接电路100与第二时钟脉冲源40而额外使用的 接脚，及用以实现锁相回路164的精准电路都会造成该USB装置整体成本 的上升。因此，对于期许能压低整体成本的制造商来说，图l所示的电路架 构并不能算是最佳的电路架构。
技术实现思路
本专利技术的实施例揭露一种用以控制USB装置运作的电路。该电路接收 具有一第一频率的一第一时钟脉冲，而该第一时钟脉冲不为一通用序列总线 指定频率的因子。该电路包含有一变频器、一USB实体层与一USB核心。 该变频器将该第一时钟脉冲变频为具有一基础频率的一基础时钟脉冲，而该 基础频率为该通用序列总线指定频率的因子。该USB实体层耦接于该变频 器，并依据该基础时钟脉冲运作，且容许该USB装置与一外部USB装置进 行通信。该USB核心耦接于该USB实体层，用以控制传送于该USB核心 与该USB实体层间的平行数据。本专利技术的用以控制通用序列总线装置运作的电路大大降低了成本。附图说明图1为现有技术用以控制USB装置运作的一电路的示意图。图2为本专利技术用以控制USB装置运作的一电路的一实施例示意图。图3A、图3B、图3C为图2中的变频器的几个示范方块图。图4为本专利技术用以控制USB装置运作的一电路的另一实施例示意图。图5、图6及图7为图4中的变频器的几个示范方块图。主要组件符号说明20、 40:时钟脉冲源90:外部USB装置100、 200、 400:电路120、 220、 420:特定应用电路140、 240、 440: USB核心160、 260、 460: USB实体层162、 262、 462:序列接口引擎164、 264:锁相回路280、 280a、 280b、 280c、 480、 480a、 480b、 480c、 480d、 480e:变频器302、 314、 512、 516、 614、 616:乘法器 304、 312、 324、 514、 518、 522、 612、 618、 622、 714、 716:除法器 322、 712:子变频器 524、 624:多任务器具体实施方式图2所示为本专利技术用以控制一USB装置运作的电路的一实施例示意图。 本实施例中的电路200由一系统单芯片(SOC)所实现，其包含有四个主要 的功能方块 一特定应用电路220、 一USB核心240、 一 USB实体层260 与一变频器280。通用序列总线2.0收发器宏电路单元接口与UTMI+低针脚数接口为 USB核心240与USB实体层260间的一内部接口的例子，该内部接口容许 8或16位的平行数据传送于USB核心240与USB实体层260之间。特定应 用电路220用以控制USB装置的主要功能。USB核心240可作为一中央处 理单元及一动态随机存取存储器控制器，用以控管传送于上述的内部接口的 8或16位平行数据。USB实体层260包含有一序列接口引擎(serial interface engine, SIE)262及一锁相回路(phase lock loop, PLL)264，用以容许该USB 装置与一外部USB装置90 (例如USB主机或USB外围装置)进行通信。与现有的电路100相较，此实施例中的电路200不需如图1 一般，使用 额外的第二时钟脉冲源40来提供额外的第二时钟脉冲CK2 (其频率为一 USB指定频率的因子，而在此例中该USB指定频率为480MHz)。相对地， 此实施例中的电路200仅需包含有用以提供特定应用电路220所需的时钟脉 冲的时钟脉冲源(例如第一时钟脉冲源20)，并不需为了提供USB实体层 260所需的时钟脉冲而额外包含有图1所示的第二时钟脉冲源40。电路200 会利用既存的外部时钟脉冲(例如第一时钟脉冲CK1)为依据，转换产生出 USB实体层260辆需的一基础时钟脉冲BCK。由于此实施例中的US本文档来自技高网...

【技术保护点】
一种用以控制一ＵＳＢ装置运作的电路，该电路依具有一第一频率的一第一时钟脉冲运作，所述第一频率不为一通用序列总线指定频率的因子，所述电路包含有：一变频器，用来将所述第一时钟脉冲变频为具有一基础频率的一基础时钟脉冲，所述基础时钟脉冲为所 述通用序列总线定频率的一因子；一ＵＳＢ实体层，耦接于所述变频器，所述ＵＳＢ实体层依据所述基础时钟脉冲运作，用以容许所述ＵＳＢ装置与一外部ＵＳＢ装置进行通信；以及一ＵＳＢ核心，耦接于所述ＵＳＢ实体层，用来控制传送于所述ＵＳＢ核 心与所述ＵＳＢ实体层间的平行数据。

【技术特征摘要】
US 2006-9-11 11/530,8781. 一种用以控制一USB装置运作的电路，该电路依具有一第一频率的 一第一时钟脉冲运作，所述第一频率不为一通用序列总线指定频率的因子，所述电路包含有一变频器，用来将所述第一时钟脉冲变频为具有一基础频率的一基础时钟脉冲，所述基础时钟脉冲为所述通用序列总线定频率的一因子；一USB实体层，耦接于所述变频器，所述USB实体层依据所述基础时钟脉冲运作，用以容许所述USB装置与一外部USB装置进行通信；以及 一USB核心，耦接于所述USB实体层，用来控制传送于所述USB核心与所述USB实体层间的平行数据。2. 如权利要求1所述的电路，其中，所述变频器包含有一乘法器，用来将所述第一时钟脉冲变频为具有一第二频率的一第二时 钟脉冲，所述第二频率与所述通用序列总线指定频率至少存在一公因子；以 及一除法器，耦接于所述乘法器及所述USB实体层，用来将所述第二时 钟脉冲变频为具有所述基础频率的所述基础时钟脉冲。3. 如权利要求2所述的电路，其中，所述USB实体层包含有-一序列接口引擎，用以容许所述USB装置与所述外部USB装置进行通信；以及一锁相回路，耦接于所述除法器及所述序列接口引擎，用来将所述基础 时钟脉冲变频为具有所述通用序列总线指定频率的一通用序列总线指定时 钟脉冲，并将所述通用序列总线指定时钟脉冲提供给所述序列接口引擎以作 为所述序列接口引擎运作的依据。4. 如权利要求l所述的电路，其中，所述变频器包含有-一除法器，用来将所述第一时钟脉冲变频为具有一第二频率的一第二时 钟脉冲，所述二频率为所述通用序列总线指定频率的一因子；以及一乘法器，耦接于所述除法器及所述USB实体层，用来将所述第二时 钟脉冲变频为具有所述基础频率的所述基础时钟脉冲。5. 如权利要求4所述的电路，其中，所述USB实体层包含有 一序列接口引擎，用以容许所述USB装置与所述外部USB装置进行通信；以及一锁相回路，耦接于所述乘法器及所述序列接口引擎，用来将所述基础 时钟脉冲变频为具有所述通用序列总线指定频率的一通用序列总线指定时 钟脉冲，并将所述通用序列总线指定时钟脉冲提供给所述序列接口引擎以作 为所述序列接口引擎运作的依据。6. 如权利要求l所述的电路，其中，所述变频器包含有 一子转换器，用来将所述第一时钟脉冲变频为具有一第二频率的一第二时钟脉冲，所述二频率高于所述通用序列总线指定频率；以及一除法器，耦接于所述子转换器及所述USB实体层，用来将所述第二 时钟脉冲变频为具有所述基础频率的所述基础时钟脉冲。7. 如权利要求6所述的电路，其中，所述USB实体层包含有 一序列接口引擎，用以容许所述USB装置与所述外部USB装置进行通信；以及一锁相回路，耦接于所述除法器及所述序列接口引擎，用来将所述基础 时钟脉冲变频为具有所述通用序列总线指定频率的一通用序列总线指定时 钟脉冲，并将所述通用序列总线指定时钟脉冲提供给所述序列接口引擎以作 为所述序列接口引擎运作的依据。8. 如权利要求1所述的电路，其中，所述变频器包含有 一第一乘法器，用来将所述第一时钟脉冲变频为具有一第二频率的一第二时钟脉冲，所述第二频率与所述通用序列总线指定频率至少存在一公因 子； 一第一除法器，耦接于所述第一乘法器，用来将所述第二时钟脉冲变频 为具有一第三频率的一第三时钟脉冲，所述第三频率为所述通用序列总线指定频率的一因子；以及一第二乘法器，耦接于所述第一除法器，用来将所述第三时钟脉冲变频 为具有所述基础频率的所述基础时钟脉冲，所述基础频率等...

【专利技术属性】
技术研发人员：吴俊晓，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]