在一个实施例中，提供了一种带有系统电路、扫描输出电路和差错检测电路的设备。所述系统电路适于响应于数据输入信号和系统时钟信号生成第一输出信号。所述扫描输出电路适于响应于所述数据输入信号和所述系统时钟信号生成第二输出信号。所述差错检测电路连接至所述系统电路和所述扫描输出电路，其适于响应于所述第一输出信号和所述第二输出信号之间的相对条件生成差错信号。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例涉及电子器件领域，具体而言，涉及针对电子器 件中的差错有复原能力的操作。
技术介绍
单粒子翻转(Single event upset， SEU)又称为软差错(SER)， 其是由高能粒子，例如，由宇宙射线生成的中子和来自包装材料的a 粒子在数字系统中引起的、由辐射诱发的瞬态差错。对于在先进技术 节点U30nm、 90nm等)内制造的设计而言，SEU具有不断增大的 重要性。因此，软差错对于那些以具有非常高的可靠性、数据完整性 和可用性的企业和应用为目标的微处理器、网络处理器、高端路由器 和网络存储部件而言是非常重要的。更具体地说，双稳态器件(锁存 器和触发器)可能是导致系统级软差错率的主要因素。由现代的超大规模集成(VLSI)芯片的不断提高的复杂性导致的 问题之一在于，难以对其进行调试，从而使其具备满负荷生产的资格。 一种扫描输出(scanout)机构可以帮助设计者在正常运行(实时)过 程中通过非侵入方式观察芯片内部节点的重要内部状态。所述扫描输 出机构具有俘获所观察到的信号，并使之串行输出，从而简化电路的 隔离、速度、逻辑和微码隐错的能力。在大多数高端微处理器中扫描 输出的实现涉及重要的电路和时钟信号，所述信号仅用于硅后调试 (post-silicon debug)和生产测试过程。在正常系统运行中通常不采 用这些资源，尽管它们占用了额外的面积，并导致了额外的泄漏功率。参考图1，系统/扫描输出单元IO可以具有扫描输出电路12和系 统电路14。要想在诸如处理器芯片的芯片内实现扫描输出功能，可 以在芯片内通过串联多个扫描输出电路12 (仅示出了一个单元)设 置一个或多个移位寄存器(经常称为扫描输出链)，从而在各个内部 测试节点内观察关键内部状态。通常，选择这些内部节点的原因在于 其在芯片运行中的战略重要性(因而对调试也是非常重要的)。将扫 描输出和系统电路12和14二者均连接为从所述内部测试节点之一接 收相同的数据。可以通过上游组合逻辑电路(未示出)生成这一数据。扫描输出电路12包括以主/从关系配置的第一锁存器LA和第二锁存 器LB，系统电路14包括以主/从关系配置的第一锁存器PH2和第二 锁存器PH1。扫描输出电路12还包括异或(XOR)门16，其具有来 自两个与门18和20的输入，所述与门18以信号SHIFT和移位数据 输入信号SDI为输入，与门20以信号LOAD和数据信号D为输入。 参考图2中的真值表，系统/扫描输出单元10典型地具有两种扫描输 出运行模式:"快照(snapshot)"模式和"标记(signature)"模式， 所述两种模式由信号LOAD和SHIFT的状态决定。附图说明图1是常规系统/扫描输出单元的示意性电路图。 图2是图1所示的系统/扫描输出单元的真值表。 图3是由根据本专利技术的一个实施例的连接至芯片的内部节点的串联链结的扫描输出电路形成的移位寄存器的示意性电路图。图4是根据本专利技术的一个实施例的具有差错检测的系统/扫描输出单元之一的示意性电路图。图5是图4所示的系统/扫描输出单元的真值表。图6是根据本专利技术另一实施例的具有差错捕捉的系统/扫描输出单元的示意性电路图。图7是根据本专利技术另一实施例的带有由C元件实现的差错阻挡的系统/扫描输出单元的示意性电路图。图8是图7所示的系统/扫描输出单元的真值表。图9是根据本专利技术另一实施例的带有由传输门实现的差错阻挡的系统/扫描输出单元的示意性电路图。图10是根据本专利技术另一实施例的具有差错检测的系统/扫描输出/扫描单元的示意性电路图。图11是图10所示的系统/扫描输出/扫描单元的真值表。图12是针对图10所示的系统/扫描输出/扫描单元的扫描运行模 式的时序图。图13是结合了根据本专利技术的各个实施例的一个或多个系统/扫描输出或系统/扫描输出/扫描单元的系统。具体实施方式在下述说明中，出于解释的目的，阐述了很多细节，以提供对所 公开的本专利技术的实施例的彻底理解。但是，对于本领域技术人员而言， 显然未必一定需要这些具体的细节来实践所公开的本专利技术的实施例。 在其他实例中，以方框图的形式示出了已知的电结构和电路，以避免 对所公开的本专利技术的实施例造成含混。根据本专利技术的各个实施例涉及保护时序系统电路(例如锁存器和触发器)不受软差错的影响，更具体而言使之不受单粒子翻转(SEU) 的影响。可以通过使系统电路具有针对软差错的内置复原(resilience) 功能而实现这一保护，具体的手段为在某些实施例中引入差错检测 (自检验)电路或者在其他实施例中引入差错阻挡电路。可以将差错 检测电路和差错阻挡电路统称为"差错复原电路"，因为它们能够通 过差错检测或差错阻挡提供对差错的复原或抵制。此外，在一个实施 例中，所述差错检测电路还可以结合差错捕捉电路，其用于捕捉所探 测的差错，以实现后续的收集。可以设置扫描输出电路，以观测集成 电路(IC)芯片内的测试节点。这样的受监视内部节点可能含有对IC 芯片的运行而言相当重要的关键状态，从而使对它们的保护具有更高 的重要性。根据本专利技术的各个实施例的片上系统/扫描输出单元的每者含有 系统电路和扫描输出电路。这些系统/扫描输出单元可以通过抓住机 会重复利用现有的扫描输出电路而实现上述软差错率的检测和降低， 若非受到所述重复利用，所述扫描输出电路将在正常(功能)系统运 行过程中保持休眠。对"扫描输出重复利用"的机会源自于这样的事 实，即可以将所述扫描输出电路重新配置为为所要保护的系统电路提供冗余数据存储电路。就单粒子翻转(SEU)而言，颗粒撞击可能至 多翻转系统电路或重新配置的扫描输出电路(而不是二者)中的某一 双稳态器件的内容。因此，即使已经发生了软差错事件，系统数据的 至少一个正确的拷贝还保留在系统/扫描输出单元内部。与没有重复 利用现有的片上资源的其他设计相比，这一扫描输出再利用可以直接转化为能量和IC芯片硅面积的节约。参考图3和4，示出了系统/扫描输出单元30，其包括系统电路 32和扫描输出电路34。在一个实施例中，系统电路32可以包括系统 触发器36，其具有被配置为具有主/从锁存器关系的第一系统锁存器 PH2和第二系统锁存器PH1。在一个实施例中，扫描输出电路34可 以包括扫描输出触发器38，其具有同样被配置为具有主/从锁存器关 系的第一扫描输出锁存器LA和第二扫描输出锁存器LB。可以将锁 存器PH2和LA称为主锁存器，可以将锁存器PH1和LB称为从锁 存器。将数据信号D共同提供给锁存器PH2和LA，这样的数据是由 受监视的内部节点之一提供的，并且其可能是由所述内部节点上游的 组合电路(未示出)生成的。在另一个实施例中，系统和扫描输出电 路32和34每者可以是基于锁存器的时钟系统中的单个锁存器，而不 是每一电路32或34均具有主从锁存器。出于解说的目的，将触发器36和38示为采用同一系统时钟的两 个相位的正沿触发触发器，所述两个相位包括时钟信号CLK1 (未反 转相位)和时钟信号CLK2 (反转相位)，其中反相器40提供所述反 转相位。但是，在另一个实施例中，可以采用两个不同的时钟源生成 所述时钟信号。在又一个实施例中，可以采用相同的时钟相位，其中 通过级联负锁存器(主锁存器)和正锁存器(从锁存器)形成触发器 本文档来自技高网...
【技术保护点】
一种设备，包括：系统电路，其适于响应于数据输入信号和系统时钟信号生成第一输出信号；扫描输出电路，其适于响应于所述数据输入信号和系统时钟信号生成第二输出信号；以及差错检测电路，其连接至所述系统电路和所述扫描输出电路，从 而响应于所述第一输出信号和所述第二输出信号之间的相对条件生成差错信号。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：M张，S米特拉，T马克，V齐亚，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]
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