本发明专利技术公开了一种存取一闪存模块的方法，包括：依序将第N～(N+K)笔资料分别写入至所述闪存模块中的多个闪存芯片，并分别对所述第N～(N+K)笔数据进行编码以产生第N～(N+K)组错误更正码，其中所述第N～(N+K)组错误更正码是分别用来对写入至所述多个闪存芯片中的所述第N～(N+K)笔数据进行错误更正，其中N、K为一正整数；以及将第(N+K+1)笔数据写入至所述闪存模块中的所述多个闪存芯片，并使用所述第N～(N+K)组错误更正码中至少其一来与所述第(N+K+1)笔数据一并进行编码，以产生第(N+K+1)组错误更正码。通过实施本发明专利技术，可有效地节省闪存控制器中的存储器需求，还可更进一步确保数据的安全性。
Method of accessing flash memory module, flash controller and memory device
【技术实现步骤摘要】
存取闪存模块的方法、闪存控制器以及记忆装置本申请是申请日为2016年07月27日、申请号为201610599287.3、专利技术名称为“存取闪存模块的方法、闪存控制器以及记忆装置”的专利技术专利申请的分案申请。
本专利技术是涉及闪存，尤其涉及一种存取闪存模块的方法及相关的闪存控制器与记忆装置。
技术介绍
为了让闪存能够有更高的密度以及更大的容量，闪存的制程也朝向立体化的发展，而产生了几种不同的立体NAND型闪存(3DNAND-typeflash)。在立体NAND型闪存中，由于整体结构的不同以及浮闸形状位置的改变，因此在数据的写入以及读取上也较传统的平面NAND型闪存多出了些许的问题。举例来说，在某些立体NAND型闪存中，会将多条字线(wordline)定义为一字线组，而所述字线组会共同具有部分的控制电路，进而导致当数据写入到所述字线组的一条字在线的浮闸晶体管发生失败时(写入失败)，会连带导致所述字线组的其他字在线的浮闸晶体管的数据发生错误；此外，若是所述字线组中的一条字线发生断路或短路的状况时，也会连带影响到所述字线组的其他字在线的浮闸晶体管的数据发生错误，因此，如何就上述问题提出一种错误更正方式，以尽可能地维持数据的正确性，且又不会浪费存储器空间以节省成本，是一个重要的课题。
技术实现思路
因此，本专利技术的目的之一在于公开一种存取一闪存模块的方法及相关的闪存控制器与记忆装置，其使用类似容错式磁盘阵列(RedundantArrayofIndependentDisks，RAID)的错误更正方式，但是却不会大幅浪费存储器空间，以解决现有技术中的问题。本专利技术的一实施例公开了一种存取一闪存模块的方法，所述方法包括：对第N笔数据进行编码以产生一第N组错误更正码，其中所述第N组错误更正码是用来对所述第N笔数据进行错误更正，其中N为一正整数；将所述第N笔资料写入至所述闪存模块中；将所述第N组错误更正码写入至所述闪存模块中；当所述第N笔数据成功写入至所述闪存模块后，删除所述闪存模块中的所述第N组错误更正码中至少一部分，但在所述闪存模块中保留所述第N笔数据。本专利技术的另一实施例公开了一种存取一闪存模块的方法，所述方法包括：将第N笔数据写入至所述闪存模块中的多个闪存芯片，并对所述第N笔数据进行编码以产生一第N组错误更正码，其中所述第N组错误更正码是用来对写入至所述多个闪存芯片中的所述第N笔数据进行错误更正，其中N为一正整数；当判断所述第N笔数据已成功写入至所述多个闪存芯片中之后，保留所述第N组错误更正码；依序将第(N+1)～(N+M)笔资料分别写入至所述闪存模块中的所述多个闪存芯片，并分别对所述第(N+1)～(N+M)笔数据进行编码以产生第(N+1)～(N+M)组错误更正码，其中所述第(N+1)～(N+M)组错误更正码是分别用来对写入至所述多个闪存芯片中的所述第(N+1)～(N+M)笔数据进行错误更正，其中M为一正整数；以及当判断所述第(N+M)笔数据已成功写入至所述多个闪存芯片中时，才删除所述第N～(N+M)组错误更正码。本专利技术的另一实施例公开了一种闪存控制器，其中所述闪存控制器是用来存取一闪存模块，且所述闪存控制器包括：一存储器，用来储存一程序代码；一微处理器，用来执行所述程序代码以控制对所述闪存模块的存取；以及一编码器；其中所述微处理器对第N笔数据进行编码以产生一第N组错误更正码，其中所述第N组错误更正码是用来对所述第N笔数据进行错误更正，其中N为一正整数；所述微处理器将所述第N笔资料写入至所述闪存模块中，并将所述第N组错误更正码写入至所述闪存模块中；当所述第N笔资料成功写入至所述闪存模块后，所述微处理器删除所述闪存模块中的所述第N组错误更正码中至少一部分，但在所述闪存模块中保留所述第N笔数据。本专利技术的另一实施例公开了一种闪存控制器，其中所述闪存控制器是用来存取一闪存模块，且所述闪存控制器包括：一存储器，用来储存一程序代码；一微处理器，用来执行所述程序代码以控制对所述闪存模块的存取；以及一编码器；其中所述微处理器将第N笔数据写入至所述闪存模块中的多个闪存芯片，且所述编码器对所述第N笔数据进行编码以产生一第N组错误更正码，其中所述第N组错误更正码是用来对写入至所述多个闪存芯片中的所述第N笔数据进行错误更正，其中N为一正整数；当所述微处理器判断所述第N笔资料已成功写入至所述多个闪存芯片中之后，保留所述第N组错误更正码；所述微处理器依序将第(N+1)～(N+M)笔资料分别写入至所述闪存模块中的所述多个闪存芯片，且所述编码器分别对所述第(N+1)～(N+M)笔数据进行编码以产生第(N+1)～(N+M)组错误更正码，其中所述第(N+1)～(N+M)组错误更正码是分别用来对写入至所述多个闪存芯片中的所述第(N+1)～(N+M)笔数据进行错误更正，其中M为一正整数；以及当所述微处理器判断所述第(N+M)笔资料已成功写入至所述多个闪存芯片中时，才删除所述第N～(N+M)组错误更正码。本专利技术的另一实施例公开了一种记忆装置，包括：一闪存模块；以及一闪存控制器，用来存取所述闪存；其中所述闪存控制器对第N笔数据进行编码以产生一第N组错误更正码，其中所述第N组错误更正码是用来对所述第N笔数据进行错误更正，其中N为一正整数；将所述第N笔资料写入至所述闪存模块中；将所述第N组错误更正码写入至所述闪存模块中；所述第N笔数据成功写入至所述闪存模块后，删除所述闪存模块中的所述第N组错误更正码中至少一部分，但在所述闪存模块中保留所述第N笔数据。本专利技术的另一实施例公开了一种记忆装置，包括：一闪存模块；以及一闪存控制器，用来存取所述闪存；其中所述闪存控制器将第N笔数据写入至所述闪存模块中的多个闪存芯片，且对所述第N笔数据进行编码以产生一第N组错误更正码，其中所述第N组错误更正码是用来对写入至所述多个闪存芯片中的所述第N笔数据进行错误更正，其中N为一正整数；当所述闪存控制器判断所述第N笔数据已成功写入至所述多个闪存芯片中之后，保留所述第N组错误更正码；所述闪存控制器依序将第(N+1)～(N+M)笔资料分别写入至所述闪存模块中的所述多个闪存芯片，并分别对所述第(N+1)～(N+M)笔数据进行编码以产生第(N+1)～(N+M)组错误更正码，其中所述第(N+1)～(N+M)组错误更正码是分别用来对写入至所述多个闪存芯片中的所述第(N+1)～(N+M)笔数据进行错误更正，其中M为一正整数；以及当判断所述第(N+M)笔数据已成功写入至所述多个闪存芯片中时，所述闪存控制器才删除所述第N～(N+M)组错误更正码。本专利技术的另一实施例公开了一种存取一闪存模块的方法，所述方法包括：依序将第N～(N+K)笔资料分别写入至所述闪存模块中的多个闪存芯片，并分别对所述第N～(N+K)笔数据进行编码以产生第N～(N+K)组错误更正码，其中所述第N～(N+K)组错误更正码是分别用来对写入至所述多个闪存芯片中的所述第N～(N+K)笔数据进行错误更正，其中N、K为一正整数；以及将第(N+K+1)笔数据写入至所述闪存模块中的所述多个闪存芯片，并使用所述第N～(N+K)组错误更正码中至少其一来与所述第(N+K+1)笔数据一并进行编码，以产生第(N+K+1)组错误更正码。本专利技术的另一实施例公开了一种闪存控本文档来自技高网...
【技术保护点】
1.一种存取一闪存模块的方法，其特征在于，包括：对第N笔数据进行编码以产生一第N组错误更正码，其中该第N组错误更正码用来对该第N笔数据进行错误更正，其中N为一正整数；将该第N笔数据写入至该闪存模块中；将该第N组错误更正码写入至该闪存模块中；当该第N笔数据成功写入至该闪存模块后，删除该闪存模块中的该第N组错误更正码中至少一部分，但在该闪存模块中保留该第N笔数据。
【技术特征摘要】
2015.08.10 TW 1041259051.一种存取一闪存模块的方法，其特征在于，包括：对第N笔数据进行编码以产生一第N组错误更正码，其中该第N组错误更正码用来对该第N笔数据进行错误更正，其中N为一正整数；将该第N笔数据写入至该闪存模块中；将该第N组错误更正码写入至该闪存模块中；当该第N笔数据成功写入至该闪存模块后，删除该闪存模块中的该第N组错误更正码中至少一部分，但在该闪存模块中保留该第N笔数据。2.如权利要求1所述的方法，其特征在于，该闪存模块包含多个闪存芯片，且该方法另包括：对第(N+1)～(N+M)笔数据进行编码以产生第(N+1)～(N+M)组错误更正码，其中该第(N+1)～(N+M)组错误更正码分别用来对该第(N+1)～(N+M)笔数据进行错误更正，其中M为一正整数；将该第(N+1)～(N+M)笔数据写入至该闪存模块中；将该第(N+1)～(N+M)组错误更正码写入至该闪存模块中；以及当该第(N+M)笔数据已成功写入至该闪存模块后，删除该第N～(N+M)组错误更正码。3.如权利要求2所述的方法，其中第N笔数据写入至该多个闪存芯片中每一个闪存芯片之一字符线(wordline)上的浮闸晶体管，且第(N+1)～(N+M)笔数据系分别写入至该多个闪存芯片中每一个闪存芯片之其他不同字符线(wordline)上的浮闸晶体管。4.如权利要求2所述的方法，其中该第N笔数据写入到该多个闪存芯片的一超级区块(superblock)中的第一个资料页，其中该超级区块包含了该多个闪存芯片中每一个闪存芯片的一个区块(block)；以及该第(N+M)笔数据写入到该多个闪存芯片的该超级区块的最后一个数据页。5.如权利要求2所述的方法，另包括：将该第N～(N+M)组错误更正码写入到该闪存模块的至少一特定区块中。6.如权利要求5所述的方法，其中删除该第N～(N+M)组错误...
【专利技术属性】
技术研发人员：杨宗杰，
申请(专利权)人：慧荣科技股份有限公司，
类型：发明
国别省市：中国台湾,71
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