一种用于芯片管脚的电路制造技术

本申请公开了一种用于芯片管脚的电路，释放芯片管脚上的电压，保护芯片中的电子器件不被损坏。本申请方法包括：第一晶体管、第二晶体管、第一子电路、第二子电路和第三子电路；所述第一晶体管的第一极与所述第二晶体管的第一极连接并连接至芯片管脚，所述第一晶体管的第二极连接至电源正极，所述第二晶体管的第二极连接至电源负极；所述第一子电路连接于所述电源正极和所述电源负极之间，所述第一子电路连接至所述第一晶体管的第三极和所述第二晶体管的第三极；所述第二子电路连接于所述电源正极与所述芯片管脚之间；所述第三子电路连接于所述芯片管脚和所述电源负极之间，用于将所述芯片管脚上的正电压释放到所述电源负极。

A Circuit for Chip Pin

【技术实现步骤摘要】
一种用于芯片管脚的电路
本申请涉及芯片
，尤其涉及一种用于芯片管脚的电路。
技术介绍
芯片管脚(Pin)，又称为芯片引脚，是从芯片内部电路引出与芯片外部电路之间的接口。芯片管脚分为输入或输出管脚，输入管脚用于将外部电路的信号输入至芯片内部电路，输出管脚用于将芯片内部电路的信号输出至芯片外部电路。目前，芯片输入输出(inputoutput，IO)管脚内部的输出电路结构主要由两个金属氧化物半导体(metaloxidesemiconductor，MOS)管构成，两个MOS管的漏极相连并进一步连接至芯片管脚。第一个MOS晶体管与IO电源连接，第二个MOS晶体管与接地端连接。当芯片管脚上存在可能形成破坏的电压，如静电放电(electrostaticdischarge，ESD)电压，则需要对此形成有效保护。因此，当该电压为正电压时，该第一MOS晶体管的寄生二极管将正电压释放到IO电源上，以将芯片管脚上的正电压释放掉，防止其影响芯片管脚信号的正常输出，因此寄生二极管起到了防止管脚损坏的功能。由于IO电源上连接有大量其他器件，因此将芯片管脚上的正电压释放到IO电源上，会导致电路系统正常工作受到影响。由此，在上述输出电路结构的基础上增加了防倒灌处理电路，该防倒灌处理电路用于截断芯片管脚与IO电源之间的正电压泄放通道，防止芯片管脚上的正电压被释放到IO电源上，以保证电路系统的正常工作。但是防倒灌处理电路在避免正电压泄放通道对IO电源造成影响的同时，也无法实现防止管脚损坏的功能。
技术实现思路
本申请提供了一种用于芯片管脚的电路，用于释放芯片管脚上的电压，保护芯片中的电子器件不被损坏。第一方面，本申请提供了一种用于芯片管脚的电路，包括：第一晶体管、第二晶体管、第一子电路、第二子电路和第三子电路；所述第一晶体管的第一极与所述第二晶体管的第一极连接并进一步连接至芯片管脚，所述第一晶体管的第二极连接至电源正极，所述第二晶体管的第二极连接至电源负极；所述第一子电路连接于所述电源正极和所述电源负极之间，所述第一子电路连接至所述第一晶体管的第三极和所述第二晶体管的第三极，用于控制所述第一晶体管和所述第二晶体管向所述芯片管脚输出高电平信号或低电平信号；所述第二子电路连接于所述电源正极与所述芯片管脚之间，用于阻止所述芯片管脚上的正电压被释放到所述电源正极；所述第三子电路连接于所述芯片管脚和所述电源负极之间，用于将所述芯片管脚上的所述正电压释放到所述电源负极。从以上技术方案中，可以看出本申请具有以下优点：在第二子电路阻止芯片管脚上的正电压释放到电源正极，减小对电源正极的不良影响，同时，正电压通过第三子电路释放到电源负极，为芯片管脚上的正电压提供泄电通道，以保护电子器件，如第一晶体管或第二晶体管，不被正电压所损坏，从而降低芯片在生产、测试或使用过程中的失效率。结合第一方面，在第一方面的第一种可能的实现方式中，所述第一晶体管为P沟道金属氧化物半导体(positivechannelmetaloxidesemiconductor，PMOS)晶体管，所述第二晶体管为N沟道金属氧化物半导体(negativechannelmetaloxidesemiconductor，NMOS)晶体管，所述第一晶体管的第一极和所述第二晶体管的第一极是漏极，所述第一晶体管的第二极和所述第二晶体管的第二极是源极，所述第一晶体管的第三极和所述第二晶体管的第三极是栅极。结合第一方面或第一方面的第一种可能的实现方式，在第一方面的第二种可能的实现方式中，所述第三子电路包括：第一二极管、第二二极管和第四子电路；所述第一二极管的正极与所述芯片管脚连接，所述第二二极管的正极与所述电源正极连接，所述第一二极管的负极和所述第二二极管的负极连接于第一节点；所述第四子电路连接于所述第一节点和所述电源负极之间，用于将所述正电压释放到所述电源负极。结合第一方面的第二种可能的实现方式，在第一方面的第三种可能的实现方式中，所述第三子电路还包括：第三二极管；所述第三二极管的负极连接于所述第一二极管的正极与所述芯片管脚，所述第三二极管的正极与所述电源负极连接；所述第三二极管用于将所述芯片管脚上的负电压释放至所述电源负极。结合第一方面的第二种可能的实现方式或第一方面的第三种可能的实现方式，在第一方面的第四种可能的实现方式中，所述第四子电路包括第一静电放电防护电路。结合第一方面、第一方面的第一种可能的实现方式至第一方面的第四种可能的实现方式中的任一项，在第一方面的第五种可能的实现方式中，所述正电压高于所述芯片管脚的耐电压阈值。结合第一方面、第一方面的第一种可能的实现方式至第一方面的第五种可能的实现方式中的任一项，在第一方面的第六种可能的实现方式中，所述电源负极为接地端。可替换地，所述电源负极为负电源端。结合第一方面、第一方面的第一种可能的实现方式至第一方面的第六种可能的实现方式中的任一项，在第一方面的第七种可能的实现方式中，所述电路还包括：第二静电放电防护电路，连接在所述电源正极和所述电源负极之间，用于将所述电源正极上的电压释放到所述电源负极。结合第一方面、第一方面的第一种可能的实现方式至第一方面的第七种可能的实现方式中的任一项，在第一方面的第八种可能的实现方式中，所述正电压由连接至所述芯片管脚的测试设备产生。可选的，所述测试设备包括万用电表。结合第一方面、第一方面的第一种可能的实现方式至第一方面的第八种可能的实现方式中的任一项，在第一方面的第九种可能的实现方式中，所述第二子电路用于阻止所述芯片管脚上的正电压经所述第一晶体管的寄生二极管被释放到所述电源正极。可选的，所述第二子电路包括防倒灌处理电路。第二方面，本申请提供了一种芯片，所述芯片包括上述第一方面、第一方面的第一种可能的实现方式至第一方面的第八种可能的实现方式中任一项所述的电路、所述芯片管脚、所述电源正极和所述电源负极。与上述第一方面所述电路的优点类似，该芯片具有保护其输出结构中的电子器件，如第一晶体管或第二晶体管，不被芯片管脚上的电压，如静电放电电压损坏的功能，有效减少在芯片生产、测试或使用过程中由于输出管脚上存在电压而使得芯片被损坏导致芯片失效的情况发生，从而降低芯片在生产、测试或使用过程中的失效率。附图说明图1为本申请实施例中的一个芯片结构示意图；图2为本申请实施例中电路的一个实施例示意图；图3为本申请实施例中电路的另一个实施例示意图；图4为本申请实施例中电路的另一个实施例示意图。具体实施方式本申请提供了一种用于芯片管脚的电路，用于释放芯片管脚上的电压，保护芯片中的电子器件不被损坏，降低芯片在生产、测试或使用过程中的失效率。下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤、功能或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤、功能或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有本文档来自技高网...

【技术保护点】
1.一种用于芯片管脚的电路，其特征在于，包括：第一晶体管、第二晶体管、第一子电路、第二子电路和第三子电路；所述第一晶体管的第一极与所述第二晶体管的第一极连接并进一步连接至芯片管脚，所述第一晶体管的第二极连接至电源正极，所述第二晶体管的第二极连接至电源负极；所述第一子电路连接于所述电源正极和所述电源负极之间，所述第一子电路连接至所述第一晶体管的第三极和所述第二晶体管的第三极，用于控制所述第一晶体管和所述第二晶体管向所述芯片管脚输出高电平信号或低电平信号；所述第二子电路连接于所述电源正极与所述芯片管脚之间，用于阻止所述芯片管脚上的正电压释放到所述电源正极；所述第三子电路连接于所述芯片管脚和所述电源负极之间，用于将所述芯片管脚上的所述正电压释放到所述电源负极。

【技术特征摘要】
1.一种用于芯片管脚的电路，其特征在于，包括：第一晶体管、第二晶体管、第一子电路、第二子电路和第三子电路；所述第一晶体管的第一极与所述第二晶体管的第一极连接并进一步连接至芯片管脚，所述第一晶体管的第二极连接至电源正极，所述第二晶体管的第二极连接至电源负极；所述第一子电路连接于所述电源正极和所述电源负极之间，所述第一子电路连接至所述第一晶体管的第三极和所述第二晶体管的第三极，用于控制所述第一晶体管和所述第二晶体管向所述芯片管脚输出高电平信号或低电平信号；所述第二子电路连接于所述电源正极与所述芯片管脚之间，用于阻止所述芯片管脚上的正电压释放到所述电源正极；所述第三子电路连接于所述芯片管脚和所述电源负极之间，用于将所述芯片管脚上的所述正电压释放到所述电源负极。2.根据权利要求1所述的电路，其特征在于，所述第一晶体管为P沟道金属氧化物半导体PMOS晶体管，所述第二晶体管为N沟道金属氧化物半导体NMOS晶体管，所述第一晶体管的第一极和所述第二晶体管的第一极是漏极，所述第一晶体管的第二极和所述第二晶体管的第二极是源极，所述第一晶体管的第三极和所述第二晶体管的第三极是栅极。3.根据权利要求1或2所述的电路，其特征在于，所述第三子电路包括：第一二极管、第二二极管和第四子电路；所述第一二极管的正极与所述芯片管脚连接，所述第二二极管的正极与所述电源正极连接，所述第一二极管的负极和所述...

【专利技术属性】
技术研发人员：王珏，黄伦学，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：广东,44