包括金属氧化物半导体晶体管的集成电路半导体器件制造技术

一种集成电路半导体器件包括：第一区域，具有第一有源图案，该第一有源图案具有第一突出部分和第一凹陷部分；以及第二区域，具有第二有源图案，该第二有源图案具有第二突出部分和第二凹陷部分。第一栅极图案在第一突出部分上。第二栅极图案在第二突出部分上。第一源极/漏极区域在第一有源图案的第一凹陷部分之一上且在第一栅极图案中的两个之间。第一源极/漏极区域在其上部具有第一增强外延层。第二源极/漏极区域在第二有源图案的第二凹陷部分之一上且在第二栅极图案中的两个之间。第二源极/漏极区域具有第二增强外延层，该第二增强外延层具有与第一增强外延层的第一外延生长表面不同地成形的外延生长表面。

Integrated Circuit Semiconductor Devices Including Metal Oxide Semiconductor Transistors

【技术实现步骤摘要】
包括金属氧化物半导体晶体管的集成电路半导体器件
本专利技术构思涉及集成电路半导体器件，更具体地，涉及包括金属氧化物半导体(MOS)晶体管的集成电路半导体器件。
技术介绍
随着电子产业的发展，期望包括多个MOS晶体管的集成电路半导体器件的提高的可靠性。例如，会要求集成电路半导体器件中包括的每个MOS晶体管具有高性能以及在MOS晶体管之间的一致的性能。
技术实现思路
本专利技术构思提供具有高可靠性的包括金属氧化物半导体(MOS)晶体管的集成电路半导体器件。根据本专利技术构思的一个方面，提供一种集成电路半导体器件，该集成电路半导体器件包括：第一区域，在第一方向上延伸并具有第一有源图案，第一有源图案具有第一突出部分和第一凹陷部分；第二区域，在第一方向上延伸并具有第二有源图案，第二有源图案具有第二突出部分和第二凹陷部分；第一栅极图案，在第一区域中在与第一方向交叉的第二方向上延伸，其中第一栅极图案在第一突出部分中的相应第一突出部分上并彼此间隔开；以及第二栅极图案，在第二区域中在第二方向上延伸，其中第二栅极图案在第二突出部分上并彼此间隔开。集成电路半导体器件可以包括在第一有源图案的第一凹陷部分中的第一凹陷部分上的第一源极/漏极区域，其中第一源极/漏极区域在第一区域中的第一栅极图案中的两个之间并具有在第一源极/漏极区域的上部处的第一增强外延层。第二源极/漏极区域在第二有源图案的第二凹陷部分中的第二凹陷部分上。第二源极/漏极区域在第二区域中的第二栅极图案中的两个之间并具有第二增强外延层，该第二增强外延层具有与第一增强外延层的第一外延生长表面不同地成形的第二外延生长表面。根据本专利技术构思的一方面，提供一种集成电路半导体器件，该集成电路半导体器件包括：基板，包括第一有源图案和第二有源图案，该第一有源图案在第一方向上延伸并具有第一突出部分和第一深度的第一凹陷部分，该第二有源图案在第一方向上延伸并具有第二突出部分和第二深度的第二凹陷部分，其中第二深度大于第一深度；第一栅极图案，在与第一方向交叉的第二方向上延伸并在第一突出部分中的相应第一突出部分上，其中第一栅极图案彼此间隔开第一距离；第二栅极图案，在第二方向上延伸并在第二突出部分中的相应第二突出部分上，其中第二栅极图案彼此间隔开等于第一距离的第二距离；第一源极/漏极区域，在第一有源图案的第一凹陷部分中的第一凹陷部分上且在第一栅极图案中的两个之间，其中第一源极/漏极区域包括在其上部的第一增强外延层；以及第二源极/漏极区域，在第二有源图案的第二凹陷部分中的第二凹陷部分上且在第二栅极图案中的两个之间，其中第二源极/漏极区域包括在其上部的第二增强外延层。根据本专利技术构思的一方面，提供了一种集成电路半导体器件，该集成电路半导体器件包括：基板，包括第一有源图案和第二有源图案，该第一有源图案在第一方向上延伸并具有第一突出部分和第一凹陷部分，该第二有源图案在第一方向上延伸并具有第二突出部分和第二凹陷部分；第一栅极图案，在与第一方向交叉的第二方向上延伸并在第一突出部分中的相应第一突出部分上，其中第一栅极图案彼此间隔开第一距离；第二栅极图案，在第二方向上延伸并在相应的第二突出部分上，其中第二栅极图案彼此间隔开大于第一距离的第二距离；第一源极/漏极区域，在第一有源图案的第一凹陷部分中的第一凹陷部分上且在第一栅极图案中的两个之间，其中第一源极/漏极区域包括在其上部的第一增强外延层；以及第二源极/漏极区域，在第二有源图案的第二凹陷部分中的第二凹陷部分上且在第二栅极图案中的两个之间，其中第二源极/漏极区域包括在其上部的第二增强外延层。附图说明从以下结合附图的详细描述，本专利技术构思的实施方式将被更清楚地理解，附图中：图1是根据本专利技术构思的实施方式的集成电路半导体器件的布局图；图2是根据本专利技术构思的实施方式的集成电路半导体器件的布局图；图3A是沿着图2的线Y1-Y1'截取的截面图，图3B是沿着图2的线X1-X1'截取的截面图，图3C是沿着图2的线X2-X2'截取的截面图，图3D是沿着图2的线X3-X3'截取的截面图；图4A是沿着图2的线Y2-Y2'截取的截面图，图4B是沿着图2的线Y3-Y3'截取的截面图，图4C是沿着图2的线Y4-Y4'截取的截面图；图5至图10是示出根据本专利技术构思的实施方式的制造集成电路半导体器件的方法的截面图；图11是示出包括根据本专利技术的一些实施方式的具有半导体器件的集成电路的电子装置的配置的方框图；以及图12是使用根据本专利技术构思的一些实施方式的集成电路半导体器件的静态随机存取存储器(SRAM)单元的等效电路图。具体实施方式在下文，将参照附图详细描述本专利技术构思的实施方式。本专利技术构思的以下实施方式可以通过它们中的任何一个来实施，并且以下实施方式可以通过组合它们中的一个或更多个来实施。因此，本专利技术构思不限于仅一个实施方式。图1是根据本专利技术构思的实施方式的集成电路半导体器件200的布局图。具体地，本专利技术构思的集成电路半导体器件200可以包括提供在基板100上的逻辑单元C1、C2、C3和C4。逻辑单元C1、C2、C3和C4中的每个可以包括MOS晶体管。集成电路半导体器件200可以包括第一逻辑单元C1、在第一方向(X方向)上与第一逻辑单元C1间隔开的第三逻辑单元C3、在第二方向(Y方向)上与第一逻辑单元C1间隔开的第二逻辑单元C2、以及在第一方向(X方向)上与第二逻辑单元C2间隔开的第四逻辑单元C4。逻辑单元C1、C2、C3和C4中的每个可以包括由隔离层IS分隔的有源区域和/或有源图案。逻辑单元C1、C2、C3和C4中的每个可以包括由隔离层IS分隔的PMOS晶体管区域PR和NMOS晶体管区域NR。PMOS晶体管区域PR和NMOS晶体管区域NR可以分别是PMOS场效应晶体管(PMOSFET)区域和NMOS场效应晶体管(NMOSFET)区域。在一实施方式中，PMOS晶体管区域PR和NMOS晶体管区域NR可以在第二方向(例如Y方向)上间隔开。第一逻辑单元C1的PMOS晶体管区PR可以在第二方向(例如Y方向)上与第二逻辑单元C2的PMOS晶体管区PR相邻。在下文，逻辑单元可以指用于执行至少一个逻辑操作的单元。逻辑单元的数量被示出为四个，但是本专利技术构思不限于此。图2是根据本专利技术构思的实施方式的集成电路半导体器件200的布局图。具体地，图2的集成电路半导体器件200可以是图1的第一逻辑单元C1至第四逻辑单元C4中的任何一个的布局。集成电路半导体器件200可以包括设置在基板100上的第一MOS晶体管区域TREG1、第二MOS晶体管区域TREG2和第三MOS晶体管区域TREG3。第一MOS晶体管区域TREG1、第二MOS晶体管区域TREG2和第三MOS晶体管区域TREG3可以分别被称为第一区域、第二区域和第三区域。第一MOS晶体管区域TREG1、第二MOS晶体管区域TREG2和第三MOS晶体管区域TREG3可以包括关于图1描述的PMOS晶体管区域PR和NMOS晶体管区域NR。为了便于说明，分开地示出第一MOS晶体管区域TREG1、第二MOS晶体管区域TREG2和第三MOS晶体管区域TREG3。第一MOS晶体管区域TREG1可以包括在第一方向(例如X方向)上延伸的第一有源图案AP1。第一有源图案AP1可以包括在第一方向上彼本文档来自技高网...

【技术保护点】
1.一种集成电路半导体器件，包括：第一区域，在第一方向上延伸并具有第一有源图案，该第一有源图案具有第一突出部分和第一凹陷部分；第二区域，在所述第一方向上延伸并具有第二有源图案，该第二有源图案具有第二突出部分和第二凹陷部分；第一栅极图案，在所述第一区域中在与所述第一方向交叉的第二方向上延伸，其中所述第一栅极图案在所述第一突出部分中的相应第一突出部分上并彼此间隔开；以及第二栅极图案，在所述第二区域中在所述第二方向上延伸，其中所述第二栅极图案在所述第二突出部分中的相应第二突出部分上并彼此间隔开；第一源极/漏极区域，在所述第一有源图案的所述第一凹陷部分中的第一凹陷部分上，其中所述第一源极/漏极区域在所述第一区域中的所述第一栅极图案中的两个之间并包括在所述第一源极/漏极区域的上部处的第一增强外延层；以及第二源极/漏极区域，在所述第二有源图案的所述第二凹陷部分中的第二凹陷部分上，其中所述第二源极/漏极区域在所述第二区域中的所述第二栅极图案中的两个之间并包括第二增强外延层，该第二增强外延层具有与所述第一增强外延层的第一外延生长表面不同地成形的第二外延生长表面。

【技术特征摘要】
2018.02.09 KR 10-2018-00165701.一种集成电路半导体器件，包括：第一区域，在第一方向上延伸并具有第一有源图案，该第一有源图案具有第一突出部分和第一凹陷部分；第二区域，在所述第一方向上延伸并具有第二有源图案，该第二有源图案具有第二突出部分和第二凹陷部分；第一栅极图案，在所述第一区域中在与所述第一方向交叉的第二方向上延伸，其中所述第一栅极图案在所述第一突出部分中的相应第一突出部分上并彼此间隔开；以及第二栅极图案，在所述第二区域中在所述第二方向上延伸，其中所述第二栅极图案在所述第二突出部分中的相应第二突出部分上并彼此间隔开；第一源极/漏极区域，在所述第一有源图案的所述第一凹陷部分中的第一凹陷部分上，其中所述第一源极/漏极区域在所述第一区域中的所述第一栅极图案中的两个之间并包括在所述第一源极/漏极区域的上部处的第一增强外延层；以及第二源极/漏极区域，在所述第二有源图案的所述第二凹陷部分中的第二凹陷部分上，其中所述第二源极/漏极区域在所述第二区域中的所述第二栅极图案中的两个之间并包括第二增强外延层，该第二增强外延层具有与所述第一增强外延层的第一外延生长表面不同地成形的第二外延生长表面。2.根据权利要求1所述的集成电路半导体器件，其中所述第一区域中的所述第一栅极图案在所述第一方向上彼此间隔开第一距离，其中所述第二区域中的所述第二栅极图案在所述第一方向上彼此间隔开第二距离，并且其中所述第一距离小于所述第二距离。3.根据权利要求1所述的集成电路半导体器件，其中所述第一增强外延层的最上表面和所述第二增强外延层的最上表面分别定位得高于所述第一栅极图案的下表面和所述第二栅极图案的下表面。4.根据权利要求1所述的集成电路半导体器件，其中所述第一增强外延层的最下表面和所述第二增强外延层的最下表面分别定位得低于所述第一有源图案的所述第一突出部分的上表面和所述第二有源图案的所述第二突出部分的上表面。5.根据权利要求1所述的集成电路半导体器件，其中所述第一外延生长表面包括尖峰形状。6.根据权利要求1所述的集成电路半导体器件，其中所述第二外延生长表面包括平面形状。7.根据权利要求1所述的集成电路半导体器件，其中所述第一源极/漏极区域和所述第二源极/漏极区域包括多个基底外延层，并且其中所述多个基底外延层中的至少一个第一基底外延层具有与所述多个基底外延层中的第二基底外延层不同的杂质浓度。8.根据权利要求7所述的集成电路半导体器件，其中所述第一增强外延层和所述第二增强外延层在所述基底外延层的凹陷的上表面上的外延凹陷部分上。9.根据权利要求1所述的集成电路半导体器件，其中第一接触部分连接到所述第一源极/漏极区域的所述第一增强外延层，并且其中第二接触部分连接到所述第二源极/漏极区域的所述第二增强外延层。10.一种集成电路半导体器件，包括：基板，包括第一有源图案和第二有源图案，该第一有源图案在第一方向上延伸并具有第一突出部分和第一深度的第一凹陷部分，该第二有源图案在所述第一方向上延伸并具有第二突出部分和第二深度的第二凹陷部分，其中所述第二深度大于所述第一深度；第一栅极图案，在与所述第一方向交叉的第二方向上延伸并在所述第一突出部分中的相应第一突出部分上，其中所述第一栅极图案彼此间隔开第一距离；第二栅极图案，在所述第二方向上延伸并在所述第二突出部分中的相应第二突出部分上，其中所述第二栅极图案彼此间隔开等于所述第一距离的第二距离；第一源极...

【专利技术属性】
技术研发人员：金锡勋，金东明，金真范，李承勋，李峭蒑，李炫姃，张星旭，赵南奎，崔珉姬，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR