互连结构、电路及包括该互连结构或电路的电子设备制造技术

公开了一种互连结构、电路及包括这种互连结构或电路的电子设备。根据实施例，一种用于在衬底上形成的多个半导体器件的互连结构可以设置在所述多个半导体器件之下。该互连结构可以包括：沿从半导体器件向着衬底的方向交替设置的至少一个过孔层和至少一个互连层，其中，每一过孔层包括分别设于所述多个半导体器件中至少一部分半导体器件下方的过孔，每一互连层包括分别设于所述多个半导体器件中至少一部分半导体器件下方的导电节点，其中，在同一互连层中，至少一个导电节点与至少另一个节点之间具有导电通道，各过孔层中的过孔与各互连层中的相应导电节点在从半导体器件向着衬底的方向上彼此至少部分地交迭。

Interconnection structure, circuit and electronic equipment including the interconnection structure or circuit

【技术实现步骤摘要】
互连结构、电路及包括该互连结构或电路的电子设备
本公开涉及半导体领域，更具体地，涉及器件层之间的互连结构、包括器件层之间的互连的电路及包括这种互连结构或电路的电子设备。
技术介绍
器件层之间的互连能够降低寄生电阻和电容，从而可以降低集成电路(IC)的电阻电容(RC)延迟和功耗。另外，还可以增加IC的集成密度并因此降低IC的制造成本。但是，难以在器件层之间进行互连，因为互连工艺与器件集成工艺并不兼容。
技术实现思路
有鉴于此，本公开的目的至少部分地在于提供一种器件层之间的互连结构、包括器件层之间的互连的电路以及包括这种互连结构或电路的电子设备。根据本公开的一个方面，提供了一种用于在衬底上形成的多个半导体器件的互连结构，所述互连结构设置在所述多个半导体器件之下，且包括：沿从半导体器件向着衬底的方向交替设置的至少一个过孔层和至少一个互连层，其中，每一过孔层包括分别设于所述多个半导体器件中至少一部分半导体器件下方的过孔，每一互连层包括分别设于所述多个半导体器件中至少一部分半导体器件下方的导电节点，其中，在同一互连层中，至少一个导电节点与至少另一个节点之间具有导电通道，各过孔层中的过孔与各互连层中的相应导电节点在从半导体器件向着衬底的方向上彼此至少部分地交迭。根据本公开的另一方面，提供了一种电路，包括：衬底；设于衬底上的互连结构，所述互连结构包括沿实质上垂直于衬底表面的方向交替设置的至少一个过孔层和至少一个互连层，互连结构的最上层是过孔层；以及设于互连结构上的多个半导体器件，其中，每一过孔层包括设于按行和列排列的二维点阵中的至少一部分点之处的过孔，每一互连层包括设于所述二维点阵中的至少一部分点之处的主体部以及从所述主体部沿所述行或列的方向延伸的延伸部，至少一部分相邻主体部各自彼此相向的延伸部相接触，至少一部分半导体器件的源/漏区与最上层的过孔层中的相应过孔相接触。根据本公开的另一方面，提供了一种制造用于半导体器件的互连结构的方法，包括：在衬底上设置交替堆叠的至少一个第一牺牲层和至少一个第二牺牲层的第一叠层，其中，第一叠层的最上层是第一牺牲层；在第一叠层上设置器件有源材料层；在器件有源材料层上设置第一硬掩模层，第一硬掩模层具有由沿彼此交叉的第一方向和第二方向延伸的线条限定的网格图案，包括由线条之间的交叉点限定的节点以及节点之间的桥接部分；利用第一硬掩模层，在器件有源材料层中限定针对半导体器件的有源区；利用第一硬掩模层，对第一叠层进行构图，从而第一叠层中的各层具有与第一硬掩模层相对应的网格图案，并因此包括节点以及节点之间的桥接部分；以及在第一叠层中限定互连结构，包括：针对各第一牺牲层：将该第一牺牲层的各桥接部分至少部分地去除从而该第一牺牲层的节点彼此分离；根据互连结构的布局，去除该第一牺牲层中的一个或多个节点，以及针对各第二牺牲层：根据互连结构的布局，将该第二牺牲层中的一个或多个桥接部分切断，以及在各第一牺牲层和各第二牺牲层的残留部分的区域处形成导电材料。根据本公开的另一方面，提供了一种电子设备，包括上述互连结构或电路。根据本公开的实施例，提出了器件层之下(相对于衬底而言)的互连结构及其制作方法。这种结构可以是三维(3D)结构，更具体地，互连可以在3D网格上构建，实现器件层之间的互连。这种结构可以通过以下详述的刻蚀-填充-刻蚀-填充(etch-fill-etch-fill，EFEF)的方法来制作，以便与器件集成工艺相兼容。器件的源/漏区与互连结构中的过孔可以自对准，而且互连结构中不同层之间的过孔可以自对准。器件的有源区可以由单晶半导体制成，从而可以改进器件性能。根据本公开的技术在极紫外(EUV)光刻下可以有很好的应用。附图说明通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：图1至52(d)示出了根据本公开实施例的制造竖直半导体器件的流程中部分阶段的示意图，其中，图2(a)、8(a)、9(a)、12(a)、14(a)、15(a)、23(a)、25(a)、27(a)、32(a)、35(a)、43(a)、49(a)、52(a)是俯视图，图1、2(b)、3、4(b)、5(b)、6(b)、7(b)、8(b)、10(b)、11(b)、12(c)、13(b)、14(c)、15(c)、16(b)、17(b)、18(b)、19(b)、20(b)、21(b)、22(b)、23(c)、24(b)、25(c)是沿BB′线的截面图，图4(a)、5(a)、6(a)、7(a)、9(b)、10(a)、11(a)、12(b)、13(a)、14(b)、15(b)、16(a)、17(a)、18(a)、19(a)、20(a)、21(a)、22(a)、23(b)、24(a)、25(b)、30、31(a)、32(b)、33(a)、34(a)、35(b)、36、37、38(a)、39(a)、40(a)、41、42(a)、43(b)、44、47(a)、49(b)、50(a)、51(a)、52(b)是沿AA′线的截面图，图23(d)、24(c)、25(d)是沿CC′线的截面图，图25(e)、26、47(b)、49(c)、50(b)、51(b)、52(c)是沿FF′线的截面图，图25(f-1)、25(f-2)、25(f-3)、25(f-4)、27(b)、28(a)、29(a)、31(b-1)、31(b-2)、33(b-1)、33(b-2)、34(b)、38(b)、39(b)、40(b)是沿DD′线的截面图，图27(c)、28(b)、29(b)、49(d)、50(c)、51(c)是沿EE′线的截面图，图42(b)、45、46、47(c)、48是沿GG′线的截面图，图50(d)、51(d)、52(d)是沿1-1′线的截面图；图53至66(b)示出了根据本公开实施例的制造鳍式场效应晶体管(FinFET)的流程中部分阶段的示意图，其中，图54(a)、59(a)、60(a)、62(a)、63(a)、64(a)、65(a)、66(a)是俯视图，图53、54(b)、55(b)、56、59(c)、60(c)、63(c)、64(c)是沿BB′线的截面图，图55(a)、57(a)、59(b)、60(b)、61、62(b)、63(b)、64(b)、65(b)、66(b)是沿AA′线的截面图，图57(b)是沿FF′线的截面图，图57(d)、58、59(d)是沿GG′线的截面图，图65(c)是沿HH′线的截面图，图57(c)是沿1-1′线的截面图；图67至70(b)示出了根据本公开实施例的制造平面半导体器件的流程中部分阶段的示意图，其中，图68(a)、69(a)、70(a)是俯视图，图67是沿BB′线的截面图，图68(b)、69(b)、70(b)是沿GG′线的截面图。贯穿附图，相同或相似的附图标记表示相同或相似的部件。具体实施方式以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了本文档来自技高网...

【技术保护点】
1.一种用于在衬底上形成的多个半导体器件的互连结构，所述互连结构设置在所述多个半导体器件之下，且包括：沿从半导体器件向着衬底的方向交替设置的至少一个过孔层和至少一个互连层，其中，每一过孔层包括分别设于所述多个半导体器件中至少一部分半导体器件下方的过孔，每一互连层包括分别设于所述多个半导体器件中至少一部分半导体器件下方的导电节点，其中，在同一互连层中，至少一个导电节点与至少另一个节点之间具有导电通道，各过孔层中的过孔与各互连层中的相应导电节点在从半导体器件向着衬底的方向上彼此至少部分地交迭。

【技术特征摘要】
1.一种用于在衬底上形成的多个半导体器件的互连结构，所述互连结构设置在所述多个半导体器件之下，且包括：沿从半导体器件向着衬底的方向交替设置的至少一个过孔层和至少一个互连层，其中，每一过孔层包括分别设于所述多个半导体器件中至少一部分半导体器件下方的过孔，每一互连层包括分别设于所述多个半导体器件中至少一部分半导体器件下方的导电节点，其中，在同一互连层中，至少一个导电节点与至少另一个节点之间具有导电通道，各过孔层中的过孔与各互连层中的相应导电节点在从半导体器件向着衬底的方向上彼此至少部分地交迭。2.根据权利要求1所述的互连结构，其中，各过孔层中的过孔与各互连层中的相应导电节点在从半导体器件向着衬底的方向上彼此实质上对准。3.根据权利要求1所述的互连结构，其中，所述多个半导体器件包括竖直半导体器件、平面半导体器件或者鳍式场效应晶体管中的至少一种。4.根据权利要求1所述的互连结构，其中，各过孔层中的至少一个过孔、各互连层中的相应导电节点与相应的半导体器件的源/漏区在从半导体器件向着衬底的方向上彼此实质上对准。5.根据权利要求1所述的互连结构，其中，从半导体器件向着衬底的方向是实质上垂直于衬底表面的方向。6.根据权利要求1所述的互连结构，其中，各过孔层中的过孔实质上共面，各互连层中的导电节点、导电通道实质上共面。7.根据权利要求1所述的互连结构，其中，在每一过孔层中，在所述多个半导体器件之中的第一组源/漏区下方设置有过孔，在所述多个半导体器件之中的第二组源/漏区下方设置有绝缘部，各过孔层中的绝缘部与各互连层中的相应导电节点在从半导体器件向着衬底的方向上彼此至少部分地交迭。8.根据权利要求7所述的互连结构，其中，各过孔层中的过孔与各互连层中的相应导电节点在从半导体器件向着衬底的方向上彼此实质上对准，且各过孔层中的绝缘部与各互连层中的相应导电节点在半导体器件向着衬底的方向上彼此实质上对准。9.根据权利要求7所述的互连结构，其中，各过孔层中的过孔、各互连层中的相应导电节点与相应的半导体器件的源/漏区在从半导体器件向着衬底的方向上彼此实质上对准，且各过孔层中的绝缘部、各互连层中的相应导电节点与相应的半导体器件的源/漏区在从半导体器件向着衬底的方向上彼此实质上对准。10.根据权利要求7所述的互连结构，其中，各过孔层中的过孔和绝缘部的布局与各互连层中的导电节点的布局实质上相同。11.根据权利要求7所述的互连结构，其中，各过孔层中的过孔、绝缘部实质上共面，各互连层中的导电节点、导电通道实质上共面。12.根据权利要求7所述的互连结构，其中，所述绝缘部与所述互连结构中的层间电介质层具有不同的绝缘材料。13.根据权利要求7所述的互连结构，其中，所述过孔和所述绝缘部具有实质上相同的横向尺寸。14.根据权利要求1所述的互连结构，其中，在每一互连层中，各导电节点具有设于相应半导体器件下方的主体部以及从主体部向着其相邻导电节点延伸的延伸部，其中每一对相邻的导电节点的彼此相向的延伸部实质上沿相同直线延伸，其中至少一对相邻的导电节点的彼此相向的延伸部延伸为彼此连接在一起从而构成所述导电通道的至少一部分。15.根据权利要求14所述的互连结构，其中，所述延伸部细于所述主体部。16.根据权利要求14所述的互连结构，其中，至少一对相邻的导电节点的彼此相向的延伸部之间具有绝缘部，所述绝缘部与所述延伸部实质上沿着相同直线延伸。17.根据权利要求16所述的互连结构，其中，所述绝缘部与所述互连结构中的层间电介质层具有不同的绝缘材料。18.根据权利要求16所述的互连结构，其中，所述绝缘部与所述延伸部在所述直线的方向上实质上对准。19.根据权利要求16所述的互连结构，其中，所述绝缘部与所述延伸部各自垂直于所述直线的截面具有基本相同的形状。20.根据权利要求16所述的互连结构，其中，所述绝缘部位于其两侧的主体部之间的基本上中心位置。21.根据权利要求14所述的互连结构，其中，各互连层中的至少一个主体部与相应的半导体器件的源/漏区在从半导体器件向着衬底的方向上实质上对准。22.根据权利要求14所述的互连结构，其中，所述半导体器件是竖直半导体器件，且在俯视图中，所述延伸部延伸超出相应的半导体器件的有源区的外周。23.根据权利要求14所述的互连结构，其中，在每一过孔层中，所述过孔分别处于按行和列排列的二维点阵中的至少一部分点之处，在每一互连层中，所述主体部分别处于所述二维点阵中的至少一部分点之处，且所述延伸部在所述行或列的方向上延伸。24.根据权利要求23所述的互连结构，其中，在俯视图中，各互连层具有由所述行和列限定的网格图案。25.根据权利要求1所述的互连结构，其中，所述过孔、所述导电节点和所述导电通道包括金属硅化物。26.根据权利要求1所述的互连结构，其中，各半...

【专利技术属性】
技术研发人员：朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11