一种静电泄放电路及装置制造方法及图纸

本实用新型专利技术公开了一种静电泄放电路及装置，其中的静电泄放电路包括PAD、PN二极管D1、PN二极管D2、NPN三极管Q1和NPN三极管Q2；所述PN二极管D1的正极、PN二极管D2的负极、PAD以及NPN三极管Q1和NPN三极管Q2的集电极连接于一起，所述PN二极管D1的负极和NPN三极管Q2的发射极均连接到电源端VCC，所述PN二极管D2的正极和NPN三极管Q1的负极共同连接到参考地GND。相比于传统技术，本实用新型专利技术可以实现芯片到电源端之间的负电荷泄放，从而保护芯片不受损坏，并且可适用于多种不同的情况，大大提升了芯片的安全系数。

An Electrostatic Discharge Circuit and Device

【技术实现步骤摘要】
一种静电泄放电路及装置
本技术涉及半导体芯片领域，尤其是一种静电泄放电路及装置。
技术介绍
静电在各式电路板上都是存在的，其瞬间电压很高，一旦不能将其向外泄放出，则很大可能会烧毁电路元器件；目前，在传统的静电泄放电路中，当芯片到电源端之间发生负电荷放电时，通常没有直接放电的通路，使得芯片容易被打坏。
技术实现思路
为了解决上述问题，本技术的目的是提供一种静电泄放电路及装置，可以实现芯片到电源端之间的负电荷泄放，从而保护芯片不受损坏。为了弥补现有技术的不足，本技术实施例采用的技术方案是：一种静电泄放电路，包括PAD、PN二极管D1、PN二极管D2、NPN三极管Q1和NPN三极管Q2；所述PN二极管D1的正极、PN二极管D2的负极、PAD以及NPN三极管Q1和NPN三极管Q2的集电极连接于一起，所述PN二极管D1的负极和NPN三极管Q2的发射极均连接到电源端VCC，所述PN二极管D2的正极和NPN三极管Q1的负极共同连接到参考地GND。进一步，所述NPN三极管Q1和NPN三极管Q2的基极连接于一起。一种静电泄放装置，包括PCB板，所述PCB板包括PAD、P型注入区域、N型MOS管漏区、NWELL阱区域、PWELL阱区域和N型MOS管源区；所述P型注入区域与NWELL阱区域之间寄生形成PN二极管D1，所述N型MOS管漏区与PWELL阱区域之间寄生形成PN二极管D2，所述N型MOS管漏区、PWELL阱区域和N型MOS管源区之间寄生形成NPN三极管Q1，所述N型MOS管漏区、NWELL阱区域和PWELL阱区域之间寄生形成NPN三极管Q2，所述PN二极管D1、PN二极管D2、NPN三极管Q1和NPN三极管Q2与PAD之间形成静电泄放通路。进一步，所述PCB板还包括N型注入环区域，所述N型注入环区域与NWELL阱区域相连接。进一步，所述PCB板还包括P型注入环区域，所述PWELL阱区域和/或N型注入环区域与P型注入环区域相连接。本技术实施例中提供的一个或多个技术方案，至少具有如下有益效果：当从PAD到参考地GND发生正静电时，由于PN二极管D2的正负极方向与该静电方向相反，因此位于两者之间的PN二极管D2不导通，但NPN三极管Q1正向导通，由此通过其发射极进行有效放电；与之相反，当从PAD到参考地GND发生正负电时，由于静电方向相反，因此只导通PN二极管D2并通过其进行放电；同理，当从PAD到电源端VCC发生正静电时，由于PN二极管D2的正负极方向与该静电方向相同，因此位于两者之间的PN二极管D2导通，NPN三极管Q2不正向导通，由此通过PN二极管D2进行有效放电；与之相反，当从PAD到参考地GND发生正负电时，由于静电方向相反，因此不导通PN二极管D2，而是正向导通NPN三极管Q2并通过其进行放电。并且，还提供了相应装置，利用其内部各区域之间的寄生电路器件就可实现放电，无需额外设置电路元件，不仅降低成本，而且更加方便制作。可见，本技术可以实现芯片到电源端之间的负电荷泄放，从而保护芯片不受损坏，并且可适用于多种不同的情况，大大提升了芯片的安全系数。附图说明下面结合附图给出本技术较佳实施例，以详细说明本技术的实施方案。图1是本技术实施例的一种静电泄放电路的电路原理图；图2是本技术实施例的一种静电泄放装置的结构示意图。具体实施方式参照图1，本技术实施例提供的一种静电泄放电路，包括PAD、PN二极管D1、PN二极管D2、NPN三极管Q1和NPN三极管Q2；所述PN二极管D1的正极、PN二极管D2的负极、PAD以及NPN三极管Q1和NPN三极管Q2的集电极连接于一起，所述PN二极管D1的负极和NPN三极管Q2的发射极均连接到电源端VCC，所述PN二极管D2的正极和NPN三极管Q1的负极共同连接到参考地GND。具体地，PAD即PCB焊盘，作为本领域的通用名词；当从PAD到参考地GND发生正静电时，由于PN二极管D2的正负极方向与该静电方向相反，因此位于两者之间的PN二极管D2不导通，但NPN三极管Q1正向导通，由此通过其发射极进行有效放电；与之相反，当从PAD到参考地GND发生正负电时，由于静电方向相反，因此只导通PN二极管D2并通过其进行放电；同理，当从PAD到电源端VCC发生正静电时，由于PN二极管D2的正负极方向与该静电方向相同，因此位于两者之间的PN二极管D2导通，NPN三极管Q2不正向导通，由此通过PN二极管D2进行有效放电；与之相反，当从PAD到参考地GND发生正负电时，由于静电方向相反，因此不导通PN二极管D2，而是正向导通NPN三极管Q2并通过其进行放电。可见，本技术可以实现芯片到电源端之间的负电荷泄放，从而保护芯片不受损坏，并且可适用于多种不同的情况，大大提升了芯片的安全系数。进一步，所述NPN三极管Q1和NPN三极管Q2的基极连接于一起，可以减少电流串扰，提高电路整体稳定性。参照图2，本技术实施例提供的一种静电泄放装置，包括PCB板，所述PCB板包括PAD、P型注入区域、N型MOS管漏区、NWELL阱区域、PWELL阱区域和N型MOS管源区；所述P型注入区域与NWELL阱区域之间寄生形成PN二极管D1，所述N型MOS管漏区与PWELL阱区域之间寄生形成PN二极管D2，所述N型MOS管漏区、PWELL阱区域和N型MOS管源区之间寄生形成NPN三极管Q1，所述N型MOS管漏区、NWELL阱区域和PWELL阱区域之间寄生形成NPN三极管Q2，所述PN二极管D1、PN二极管D2、NPN三极管Q1和NPN三极管Q2与PAD之间形成静电泄放通路。具体地，当从PAD到参考地GND发生正静电时，PWELL阱区域等效为NPN三极管Q1的发射极，向外放电；当从PAD到参考地GND发生正负电时，PWELL阱区域等效为PN二极管D2的负极，向外放电；当从PAD到电源端VCC发生正静电时，此时NWELL阱区域等效为PN二极管D2的正极，向外放电；当从PAD到电源端VCC发生正负电时，NWELL阱区域等效为NPN三极管Q2的发射极，向外放电；可见，本技术可以实现芯片到电源端之间的负电荷泄放，从而保护芯片不受损坏，并且可适用于多种不同的情况，大大提升了芯片的安全系数。进一步，所述PCB板还包括N型注入环区域，所述N型注入环区域与NWELL阱区域相连接，使得NWELL阱区域可通过N型注入环区域向外放电，可以更有利地引导放电。进一步，所述PCB板还包括P型注入环区域，所述PWELL阱区域和/或N型注入环区域与P型注入环区域相连接，可以起到引导PWELL阱区域放电的作用；优选地，N型注入环区域与P型注入环区域可直接通过导线连接，因此两者可承受的共同放电会更加稳定，可进一步降低放电瞬间电压，从而提高放电时的安全系数。以上内容对本技术的较佳实施例和基本原理作了详细论述，但本技术并不局限于上述实施方式，熟悉本领域的技术人员应该了解在不违背本技术精神的前提下还会有各种等同变形和替换，这些等同变形和替换都落入要求保护的本技术范围内。本文档来自技高网...

【技术保护点】
1.一种静电泄放电路，其特征在于：包括PAD、PN二极管D1、PN二极管D2、NPN三极管Q1和NPN三极管Q2；所述PN二极管D1的正极、PN二极管D2的负极、PAD以及NPN三极管Q1和NPN三极管Q2的集电极连接于一起，所述PN二极管D1的负极和NPN三极管Q2的发射极均连接到电源端VCC，所述PN二极管D2的正极和NPN三极管Q1的负极共同连接到参考地GND。

【技术特征摘要】
1.一种静电泄放电路，其特征在于：包括PAD、PN二极管D1、PN二极管D2、NPN三极管Q1和NPN三极管Q2；所述PN二极管D1的正极、PN二极管D2的负极、PAD以及NPN三极管Q1和NPN三极管Q2的集电极连接于一起，所述PN二极管D1的负极和NPN三极管Q2的发射极均连接到电源端VCC，所述PN二极管D2的正极和NPN三极管Q1的负极共同连接到参考地GND。2.根据权利要求1所述的一种静电泄放电路，其特征在于：所述NPN三极管Q1和NPN三极管Q2的基极连接于一起。3.一种应用权利要求1或2所述静电泄放电路的静电泄放装置，其特征在于：包括PCB板，所述PCB板包括PAD、P型注入区域、N型MOS管漏区、NWELL阱区域、PWELL阱区域和N型MOS管源区；所述...

【专利技术属性】
技术研发人员：张登军，李建球，安友伟，余作欢，杨小龙，刘大海，张亦锋，李迪，陈晓君，逯钊琦，
申请(专利权)人：合肥博雅半导体有限公司，
类型：新型
国别省市：安徽,34