写入辅助制造技术

本发明专利技术涉及写入辅助，其中，一种电路包括具有一存储器阵列的一内核。该存储器阵列包括存储器单元和位线，并呈多列排列。该内核包括具有连接至该存储器单元的连接件的一金属化层，该金属化层没有存储器单元。数字线连接至该存储器阵列的一列的该位线。一写入驱动器连接至该数字线。一写入辅助电路连接至该写入驱动器。该写入辅助电路在写入操作之前保持该数字线上的一电压，并在写入操作期间向该数字线提供一升压电压。位于该内核的该金属化层中的一线桥将该写入辅助电路连接至该写入驱动器。

Write Auxiliary

【技术实现步骤摘要】
写入辅助
本申请涉及半导体结构，更具体而言，涉及具有写入辅助(writeassist)结构的存储器单元及使用方法。
技术介绍
随机存取存储器(RAM)可以是静态的或动态的。静态随机存取存储器(SRAM)是一种用于许多集成电路应用的半导体存储器类型，它使用双稳定锁存电路来存储每个位(bit)。SRAM由于其高速、低功耗以及简单的操作而成为一种理想的存储器类型。静态一词将其与动态随机存取存储器(DRAM)进行区分，DRAM必须定期刷新。与DRAM不同，SRAM则不需要定期刷新来保存所存储的数据。一典型的SRAM单元包括一对交叉耦合的反相器，其保持一期望的数据位值(即，1或0)以及该值的互补码。一SRAM单元包括三种不同的状态：待机、读取、和写入。为了使SRAM在读取模式和写入模式下工作，其应该分别具有“可读取性”和“写入稳定性”。一SRAM的可读取性是在为信号开发分配的一指定时间内，将一所需的信号幅值(signalmagnitude)驱动到位线上的能力，并且是该单元的读取电流的一函数(function)。通常，写入操作限制一SRAM种的周期时间。一传统的写入驱动器可以具有用于放电该位线(BL)的一晶体管堆栈的写入辅助。在BL到写入驱动器的路径中的晶体管的数量越多，则在写入操作期间BL的下拉将越慢。而随着每个位线的单元的数量的增加，与该位线相关联的RC时间常数进一步加剧了这个问题。在SRAM中，可能需要写入辅助来提高在低电压下一存储器单元执行写入的能力。然而，在较高电压(>0.9v)下启动写入辅助可能存在可靠性的问题，因此，通常仅在较低电压(<0.7)下启用写入辅助。传统的写入辅助可影响循环时间，即使是由于其添加到写入驱动器下拉堆栈的附加晶体管设备而不予启用时。此外，传统写入辅助与电流电路设计紧密集成在一起，使得即使其不用于写入操作，改变也可能导致一区域的损失。也就是说，必须对电路设计进行广泛的修改，以去除写入辅助和保存区域。因此，仍然需要一写入辅助电路，以作为一额外的逻辑区块被添加到已存在的设计中，而不会中断电路。
技术实现思路
本文的装置及方法提供与电荷泵集成的一混合堆栈写入驱动器。于该混合堆栈写入驱动器中，该位线主要由一二堆栈装置被拉至接地。对于写入辅助，存在一交替的三堆栈路径。这提高了位线的下拉时间，并获得了高性能。根据本文的一示例性电路，该电路可以包括具有一存储器这列的一内核(core)。该存储器阵列包括存储器单元和位线，并呈多列(column)排列。该内核包括具有连接至该存储阵列的连接件的一金属化层，该存储器阵列没有存储器单元。数字线连接至该存储器阵列的一列的位线。该数字线通过列多路复用NMOS晶体管连接至该位线。一写入驱动器连接至该数字线。一写入辅助电路连接至该写入驱动器，该写入辅助电路在写入操作之前保持该数字线上的一电压，并在写入操作期间向该数字线提供一升压电压。位于该内核的该金属化层中的一线桥将该写入辅助电路连接至该写入驱动器。根据本文的装置，一种装置包括具有一存储器阵列的一内核。该存储器阵列包括存储器单元和位线，并呈多列排列。该内核包括具有连接至该存储器阵列的连接件的一金属化层，该金属化层没有存储器单元。数字线连接至该存储器阵列的一列的位线。该数字线通过列多路复用NMOS晶体管连接至该位线。一写入驱动器从一第一数字线和一第二数字线连接至该存储器阵列的各该存储器单元。该写入驱动器具有从该第一数字线连接至接地的一第一晶体管和从该第二数字线连接至接地的一第二晶体管。一写入辅助电路通过位于该内核的该金属化层中的一线桥连接至该写入驱动器。该写入辅助电路包括连接至该第一数字线的一第一预充电晶体管，连接至该第二数字线的一第二预充电晶体管，连接至该第一数字线的一第一升压信号，和连接至该第二数字线的一第二升压信号。该第一预充电晶体管在写入操作之前保持该第一数字线上的一第一电压，该第二预充电晶体管在写入操作之前保持该第二数字线上的一第二电压。该第一升压信号在写入操作期间向该第一数字线提供一第一升压电压，该第二升压信号在写入操作期间向该第二数字线提供一第二升压电压。根据本文的一些方法，提供具有一存储器阵列的一内核。该存储器阵列包括存储器单元和位线，并呈多列排列。该内核还包括具有连接至该存储器单元的连接件的一金属化层，但该金属化层不具有存储器单元。使用数字线连接至该存储器阵列的一列的该位线以将一写入驱动器连接至该存储器阵列。使用位于该内核的一金属化层中的一线桥以将一写入辅助电路连接至该写入驱动器。附图说明通过以下参照附图的详细描述，可以更好地理解本文中的装置和方法，附图不一定按照比例绘制，且其中图1是示出一集成电路芯片上的一示例性存储器的一示意图；图2A显示了一传统集成电路芯片的一组件布局；图2B为根据本文的装置及方法所示的一集成电路芯片的一组件布局；图3为根据本文的装置及方法所示的一写入辅助电路的一示意图；图4为根据本文的装置及方法所示的一写入辅助电路的一示意图；图5为根据的装置及方法所示的一写入辅助电路的一示意图；图6为根据本文的装置及方法所示的一写入辅助电路的一示意图；图7为根据本文的装置及方法所示的一时序图；以及图8为说明本文的装置及方法的一流程图。主要附图标记说明150存储器阵列111-11m存储器库121-12n字线131-13o存储器单元141-14o位线151-15p数据位列161-16p多路复用器171-17p单数据位202控制区域205内核208列电路211字线驱动电路214写入辅助217线桥303写入驱动器306写入辅助电路309第一晶体管310第二晶体管313第一或非门(NOR)314第二或非门(NOR)317晶体管318晶体管321晶体管322晶体管325第一或门(OR)326第二或门(OR)330电容器331电容器334PMOS晶体管335PMOS晶体管338PMOS晶体管339PMOS晶体管342通道晶体管(passtransistor)343通道晶体管346通道晶体管347通道晶体管404写入辅助电路407PMOS晶体管408PMOS晶体管505写入辅助电路508NMOS晶体管511第一与非门(NAND)512第二与非门(NAND)606写入辅助电路609通道晶体管610通道晶体管。具体实施方式应当理解的是，除了本文所描述的装置及方法之外，本文附图中所描述和说明的本申请的装置及方法可以布置和设计为各种不同的配置。因此，如附图所示的下述针对装置及方法的详细描述，并不旨在限制所附权利要求所限定的范围，其仅代表所选择的装置及方法。以下描述仅旨在作为示例，并简要地说明本文所揭示和要求的装置及方法的某些概念。参考图1，本文揭示了具有一存储器阵列的一集成电路芯片的各种实施例，一般表示为150。更具体地，存储器阵列150中的各存储器可包括一个或多个存储器库(bank)111-11m，其中，数量m是库的总数，且其中，每个存储器库基本相同。各存储器库111-11m可以包括一个或多个字线121-12n(对应于行)，其中，数量n是每个存储器库的字线总数。各存储器库111-11m还可以包括一个或多个数据位列(databitcolumn)151-15p，其中，数量p是每个存储器库的数本文档来自技高网...

【技术保护点】
1.一种电路，其特征在于，包括：一内核，其包括一存储器阵列，该存储器阵列包括具有位线的存储器单元，该存储器阵列呈多列排列，其中，该内核包括具有连接至该存储器阵列的连接件的一金属化层，且其中，该金属化层不具有存储器单元；多条数字线，其连接至该存储器阵列的一列的该位线；一写入驱动器，其连接至该数字线；以及一写入辅助电路，其连接至该写入驱动器，其中，该写入辅助电路在写入操作之前保持该数字线上的一电压，并在写入操作期间向该数字线提供一升压电压，且其中，位于该内核的该金属化层中的一线桥将该写入辅助电路连接至该写入驱动器。

【技术特征摘要】
2018.02.08 US 15/891,6191.一种电路，其特征在于，包括：一内核，其包括一存储器阵列，该存储器阵列包括具有位线的存储器单元，该存储器阵列呈多列排列，其中，该内核包括具有连接至该存储器阵列的连接件的一金属化层，且其中，该金属化层不具有存储器单元；多条数字线，其连接至该存储器阵列的一列的该位线；一写入驱动器，其连接至该数字线；以及一写入辅助电路，其连接至该写入驱动器，其中，该写入辅助电路在写入操作之前保持该数字线上的一电压，并在写入操作期间向该数字线提供一升压电压，且其中，位于该内核的该金属化层中的一线桥将该写入辅助电路连接至该写入驱动器。2.根据权利要求1所述的电路，其特征在于，该数字线通过列多路复用NMOS晶体管连接至该位线。3.根据权利要求1所述的电路，其特征在于，该写入辅助电路还包括：一真升压信号，其连接至一真数字线；一互补升压信号，其连接至一互补数字线；一第一电容器，其连接至该真升压信号；以及一第二电容器，其连接至该互补升压信号，该第一电容器不同于该第二电容器。4.根据权利要求3所述的电路，其特征在于，使用一单时钟信号，且该写入驱动器在提供写入辅助之前对该第一电容器和该第二电容器进行预充电。5.根据权利要求3所述的电路，其特征在于，该写入辅助电路还包括连接至各对数字线的一对或门，以在写入操作期间向该数字线提供一升压电压，以及连接至各对数字线的多对预充电晶体管，用于在写入操作之前保持该数字线上的一电压。6.根据权利要求5所述的电路，其特征在于，位线的升压是基于从该位线到各该或门的反馈。7.根据权利要求3所述的电路，其特征在于，该写入辅助电路还包括连接至各对数字线的一对与非门，以在写入操作期间向该数字线提供一升压电压，以及连接至各对数字线的多对预充电晶体管，用于在写入操作之前保持该数字线上的一电压。8.根据权利要求7所述的电路，其特征在于，数字线的升压是基于从该数字线到各该与非门的反馈。9.一种装置，其特征在于，包括：一内核，其包括一存储器阵列，该存储器阵列包括具有位线的多个存储器单元，该存储器阵列呈多列排列，其中，该内核包括具有连接至该存储器阵列的连接件的一金属化层，且其中，该金属化层不具有存储器单元；多条数字线，其连接至该存储器阵列的一列的该位线；一写入驱动器，其从一第一数字线以及一第二数字线连接到该存储器阵列的各该存储器单元，该写入驱动器包括：一第一晶体管，其从该第一数字线连接至接地；以及一第二晶体管，其从该第二数字线连接至接地；以及一写入辅助电路，其连接至该写入驱动器，其中，位于该内核的该金属化层中的一线桥将该写入辅助电路连接至该写入驱动器，该写入辅助电路包括：一第一预充电晶体管，其连接至该第一数字线，该第一预充电晶体管在写入操作之前保持该第一数字线上的一第一电压；一第二预充电晶体管，其连接至该第二数字线，该第二预充电晶体管在写入操作之前保持该第二数字线上的一第二电压；一第一升压信号，其连接至该第一数字线，该第一升压信号在写入操作期间向该第一数字线提供一第一升压电压；以及一第二升压信号，其连...

【专利技术属性】
技术研发人员：S·R·达尼雷迪，S·奇丹巴兰，B·乔斯，凡卡崔汉文·宾维杰亚拉梵，
申请(专利权)人：格芯公司，
类型：发明
国别省市：开曼群岛,KY