3D芯片系统中的电压下降缓解技术方案

本发明专利技术涉及一种多芯片系统以及一种用于在3D堆叠芯片系统中调度线程的方法。该多芯片系统包括垂直堆叠的、电耦合在一起的多个芯片；所述多个芯片中的每个芯片包括一个或多个核，所述多个芯片中的每个芯片进一步包括：至少一个电压违限感测单元，该至少一个电压违限感测单元与所述每个芯片的一个或多个核连接，该至少一个电压违限感测单元被配置成独立感测所述每个芯片中的每个核的电压违限；以及至少一个频率调谐单元，该至少一个频率调谐单元被配置成调谐所述每个芯片的每个核的频率，该至少一个频率调谐单元与所述至少一个电压违限感测单元连接。本发明专利技术中所描述的该多芯片系统和该调度线程的方法具有多个优点，例如降低电压违限、缓解电压下降和节约功耗。

Voltage Drop Mitigation in 3D Chip System

【技术实现步骤摘要】
3D芯片系统中的电压下降缓解本申请是申请号为201310659511.X、申请日为2013年12月9日、专利技术名称为“3D芯片系统中的电压下降缓解”的专利技术专利申请的分案申请。
本专利技术总体涉及三维集成电路技术(3D芯片技术)。更具体地，本专利技术涉及3D堆叠式芯片系统以及3D堆叠式多芯片系统中的电压控制和调节。
技术介绍
具有多个芯片通过硅穿孔(TSV)互连的垂直堆叠的集成电路是一种类型的3D集成电路技术，其技术提供了两个或更多的芯片的垂直堆叠，其提供了密集的、高速的接口。这种技术中的总电线长度是随着所使用的芯片层数的平方根来减少的，从而获得了性能的改善和互连的功率的降低。因此，三维集成技术在提供密集和高速通信接口以获得具有更低传输功率和更高性能方面是一种富有前景的技术。图1显示了一种在倒装芯片技术中使用了硅穿孔的3D堆叠式多芯片封装100的示意结构。在该示意结构中，四层芯片110-140通过多个微小得连接物160依次叠置在封装基板150的上方。硅穿孔170用于传导电子和功率信号。功率从芯片外的电压调节器(未显示)通过控制熔塌芯片连接(C4)凸点180传送到底部芯片110，然后再经由硅穿孔170传送至上部的芯片120-140。热界面材料190、散热座191和散热片192依次设置在芯片140上方。通常，3D堆叠式芯片由功率输送系统供电，该功率输送系统由两部分组成，即芯片外路径和芯片上网络。芯片外路径指的是从电压源和/或封装基板至芯片的功率输送路径。芯片上网络指的是芯片内的电阻、电感和/或电容网络，其通常包括位于输送路径上的寄生电阻、电感以及用于消除瞬态电压噪声的去耦电容。图2显示了一种3D堆叠式多芯片封装的功率输送网络的简化示意电路模型，其中用于3D堆叠式多芯片封装的功率输送系统200包括芯片外路径210和芯片上网络220，它们都用图2所示的虚线框标示。芯片外路径210经功率从电压源经由凸点230传送到3D芯片上网络220。尽管具有快速的层间数据传输速率、较低的传输功率和高的期间密度这些有益的特征，但是3D集成技术仍然面临着许多挑战，其中之一就是电源噪声。与相同尺寸的2D芯片相比，由于将多个芯片垂直堆叠，3D芯片具有更高的负载，从而会由于功率传输网络的不完善的寄生阻抗和电路的电流波动而导致更大的电压下降(voltagedroop)，损害电源完整性。电源完整性问题会导致时序错误，从而降低系统的可靠性。
技术实现思路
在使用硅穿孔的3D集成电路中，多个芯片通过硅穿孔垂直连接以形成多层芯片，芯片间的连接物长度通常是3D芯片的连接物的0.1％-1％。如此短的连接物使得层间具有更紧密的电压相互影响。然而，芯片之间的、在垂直方向上的极短的距离会在垂直方向上导致很强的电压干涉。短的连接物会加重线程共振问题并且使得电压下降问题比2D芯片中更加严重。同时，在多线程应用中的诸如单程序多数据技术之类的计算技术会在线程间刺激破坏性的干涉(核共振)并加剧电压下降。为了解决3D堆叠式芯片系统中的上述问题，传统的解决方案是为最坏情况的电压下降分配充足的电压裕度。然而这种方案的成本很高，特别是在未来的3D芯片中，随着晶体管尺寸的减小和层数量的增加更是如此。现在的工作已经集中在物理设计和底层(floorplan)对3D功率传输网络中的电压下降的影响，并且观察到增加去耦电容或者硅穿孔密度能够缓和电压下降。然而，为了克服电源完整性问题，在芯片上设置足够的硅穿孔和去耦电容会导致成本过高。而且，为了有效降低电压噪声，去耦电容应当设置在有源电路旁边。因此，静态的解决方案并不是有效和灵活的，因为电路的状态是动态变化的。因此，为了克服现有技术中的上述缺陷，本专利技术的多个方面提供了下面的技术方案。在体现第一方面的实施例中，提供了一种多芯片系统。该多芯片系统包括垂直堆叠的、电耦合在一起的多个芯片。所述多个芯片中的每个芯片包括一个或多个核，所述多个芯片中的每个芯片进一步包括：至少一个电压违限感测单元，该至少一个电压违限感测单元与所述每个芯片的一个或多个核连接，该至少一个电压违限感测单元被配置成独立感测所述每个芯片中的每个核的电压违限；以及至少一个频率调谐单元，该至少一个频率调谐单元被配置成调谐所述每个芯片的每个核的频率，该至少一个频率调谐单元与所述至少一个电压违限感测单元连接。在体现第二方面的第二实施例中，提供了一种用于3D堆叠芯片系统的控制方法。所述3D堆叠芯片系统包括多个垂直堆叠的芯片，每个所述芯片包括一个或多个核，该方法为所述3D堆叠芯片系统中的每个芯片独立地执行，并且该方法包括：(a)通过与所述核连接的至少一个电压违限感测单元感测所述芯片的一个或多个核中是否存在电压违限；(b)如果是，则通过与所述电压违限感测单元连接的频率调谐单元调谐该芯片的频率；以及(c)如果否，则继续进行步骤(a)。在体现第三方面的第三实施例中，提供了一种用于在3D堆叠芯片系统中调度线程的方法。该方法包括如下步骤：(a)估测来自一个或多个应用的多个线程的固有下降强度；(b)将该多个线程根据固有下降强度以降序排列并将它们排成队列；(c)选择该队列的头部的线程并将其设置在所述3D堆叠芯片系统中的可获得的最低层芯片的可获得的核中；以及(d)检测所述队列是否已空，并重复步骤(c)直到所述队列变空。在体现第四方面的第四实施例中，提供了一种用于在3D堆叠芯片系统中调度线程的系统。该系统包括装置，用于估测来自一个或多个应用的多个线程的固有下降强度；装置，用于将该多个线程根据固有下降强度以降序排列并将它们排成队列；装置，用于选择该队列的头部的线程并将其设置在所述3D堆叠芯片系统中的可获得的最低层芯片的可获得的核中；以及装置，用于检测所述队列是否已空。下文详细描述了其它方面和实施例。附图说明附图以示例的方式图示了本专利技术，其并不构成对本专利技术的限制。在附图中相同的数字表示相同的部件，其中：图1显示了现有技术中的3D堆叠式多芯片封装100的示例性结构；图2显示了3D堆叠式芯片的功率传输系统的示例性示意图；图3为显示了运行16个Conocean和Waternsq应用的线程一百万个周期的最大和平均电压下降的示例性比较图；图4为显示了多个线程分配的不同情形的示意图；图5显示了在图4所示的不同情形中的相应的最严重情况的电压下降；图6显示了一种多芯片系统和根据一个示例性实施例的用于单独控制3D芯片的每一层的系统；图7为描述了根据一个示例性实施例的用于在3D堆叠式芯片系统中调度线程的方法的流程图；图8显示了一种示例性的包括核心层和缓存层的3D堆叠式芯片；以及图9为显示了在执行本专利技术的线程调度方法之前和之后的每一芯片层的最严重的电压下降的比较图。具体实施方式下面将参照附图中所示的一些实施例具体描述本专利技术。在下文的描述中，描述了一些具体的细节以提供对本专利技术的更深的理解。然而，对于本领域的技术人员来说显而易见的是，即使不具有这些具体细节中的一些，本专利技术也可被实施。另一方面，一些公知的工艺步骤和/或结构没有被详细描述以避免不必要地使本专利技术变得难以理解。本专利技术发现，在3D芯片中，电压下降(voltagedroop(VD))在空间和时间上是非对称分布的。并且，电压下架的幅度随着不同的执行阶段而变化，以及最严重情况的(wors本文档来自技高网...

【技术保护点】
1.一种用于在3D堆叠芯片系统中调度线程的方法，该方法包括如下步骤：(a)估测来自一个或多个应用的多个线程的固有下降强度；(b)将该多个线程根据固有下降强度以降序排列并将它们排成队列；(c)选择该队列的头部的线程并将其设置在所述3D堆叠芯片系统中的可获得的最低层芯片的可获得的核中；以及(d)检测所述队列是否已空，并重复步骤(c)直到所述队列变空。

【技术特征摘要】
1.一种用于在3D堆叠芯片系统中调度线程的方法，该方法包括如下步骤：(a)估测来自一个或多个应用的多个线程的固有下降强度；(b)将该多个线程根据固有下降强度以降序排列并将它们排成队列；(c)选择该队列的头部的线程并将其设置在所述3D堆叠芯片系统中的可获得的最低层芯片的可获得的核中；以及(d)检测所述队列是否已空，并重复步骤(c)直到所述队列变空。2.根据权利要求1所述的方法，其中如果多个线程被估测具有相同的固有下降强度，则利用循环算法选择来自不同应用的线程以缓解水平方向的干涉。3.根据权利要求1或2所述的方法，还包括当缓存行为监测表明所述3D堆叠芯片系统中的核与缓存之间的共振发生时，通过将缓存库中的数据移动至远处的缓存库或者将电压温和的线程分配至所述核来将所述核中执行的电压猛烈的线程与所述缓存库分开，从而避...

【专利技术属性】
技术研发人员：徐懿，胡杏，谢源，
申请(专利权)人：超威半导体公司，
类型：发明
国别省市：美国,US