用于高性能标准单元的多过孔结构制造技术

一种IC的MOS器件，包括pMOS和nMOS晶体管。MOS器件进一步包括：第一Mx层互连，其沿第一方向延伸并且将pMOS和nMOS晶体管漏极耦合在一起；以及第二Mx层互连，其沿第一方向延伸并且将pMOS和nMOS晶体管漏极耦合在一起。第一和第二Mx层互连是平行的。MOS器件进一步包括沿与第一方向正交的第二方向延伸的第一Mx+1层互连。第一Mx+1层互连被耦合到第一Mx层互连和第二Mx层互连。MOS器件进一步包括沿第二方向延伸的第二Mx+1层互连。第二Mx+1层互连被耦合到第一Mx层互连和第二Mx层互连。第二Mx+1层互连与第一Mx+1层互连平行。

Multi-hole structure for high performance standard cell

【技术实现步骤摘要】
【国外来华专利技术】用于高性能标准单元的多过孔结构相关申请的交叉引用本申请要求2016年12月28日提交的主题为“MULTIPLEVIASTRUCTUREFORHIGHPERFORMANCESTANDARDCELLS(用于高性能标准单元的多过孔结构)”的美国专利申请No.15/393,180的权益，该申请通过引用明确地整体并入本文。
本公开总体涉及标准单元架构，并且更具体地，涉及用于高性能标准单元的多过孔结构。
技术介绍
标准单元器件是实现数字逻辑的集成电路(IC)。专用IC(ASIC)(诸如片上系统(SoC)器件)可以包含数千到数百万的标准单元器件。典型的IC包括顺序形成的层的堆叠。每个层可以被堆叠或覆盖在先前层上并且被图案化以形成定义晶体管(例如，场效应晶体管(FET))和/或鳍式FET(FinFET)的形状，并将晶体管连接到电路中。在7nm节点和更小的制造工艺中，互连电阻非常高。目前存在对于改进标准单元的设计的需要，以解决较高的互连电阻。
技术实现思路
在本公开的一个方面，IC的金属氧化物半导体(MOS)器件包括多个p型MOS(pMOS)晶体管，每个p型MOS晶体管具有pMOS晶体管栅极、pMOS晶体管漏极和pMOS晶体管源极。每个pMOS晶体管栅极沿第一方向延伸。MOS器件进一步包括多个n型MOS(nMOS)晶体管，每个n型MOS晶体管具有nMOS晶体管栅极、nMOS晶体管漏极和nMOS晶体管源极。每个nMOS晶体管栅极沿第一方向延伸。每个nMOS晶体管栅极与对应的pMOS晶体管栅极通过沿第一方向延伸的相同的栅极互连形成。MOS器件进一步包括第一金属x(Mx)层互连，其沿第一方向延伸并且将pMOS晶体管漏极耦合到nMOS晶体管漏极。MOS器件进一步包括第二Mx层互连，其沿第一方向延伸并且将pMOS晶体管漏极耦合到nMOS晶体管漏极。第二Mx层互连与第一Mx层互连平行。MOS器件进一步包括沿与第一方向正交的第二方向延伸的第一金属x+1(Mx+1)层互连。第一Mx+1层互连被耦合到第一Mx层互连和第二Mx层互连。MOS器件进一步包括沿第二方向延伸的第二Mx+1层互连。第二Mx+1层互连被耦合到第一Mx层互连和第二Mx层互连。第二Mx+1层互连与第一Mx+1层互连平行。第一Mx+1层互连和第二Mx+1层互连是MOS器件的输出。附图说明图1是示出了标准单元和IC内的各种层的侧视图的第一图。图2是示出了标准单元和IC内的各种层的侧视图的第二图。图3是概念性地示出MOS器件的布局的平面图的图。图4是概念性地示出示例性MOS器件的布局的平面图的图。图5是示出示例性MOS器件的布局的平面图的图。图6是概念性地示出标准单元中的示例性MOS器件的图。图7是示出了示例性MOS器件的操作方法的图。具体实施方式以下结合附图阐述的详细描述旨在作为各种配置的描述，而不旨在表示可实践本文描述的概念的仅有配置。详细描述包括用于提供对各种概念的透彻理解的目的的具体细节。然而，对于本领域技术人员明显的是，可以在没有这些具体细节的情况下实践这些概念。在一些实例中，众所周知的结构和部件以框图形式示出，以避免模糊这些概念。装置和方法将在以下详细描述中描述，并且可以在附图中通过各种块、模块、部件、电路、步骤、工艺、算法、元件等来说明。在7nm节点和更小的制造工艺中，互连电阻(尤其对于过孔)非常高。条形过孔(宽度约为两倍)可以降低互连电阻，但是由于预定义的金属1(M1)层、金属2(M2)层和金属3(M3)层宽度和间距，在一些标准单元中可能无法使用条形过孔。即使可以使用条形过孔，条形过孔的使用也可能需要进行其它不期望的设计改变。以下描述了在不必使用条形过孔的情况下降低互连电阻的示例MOS器件(参见图3、4、5)。图1是示出标准单元和IC内的各种层的侧视图的第一图100。如图1中所示，晶体管具有栅极102、源极104和漏极106。源极104和漏极106可以由鳍形成。接触B(CB)层互连108(也称为金属多晶(MP)层互连)可以接触栅极102。接触A(CA)层互连110(也称为金属扩散(MD)层互连)可以接触源极104或漏极106。过孔112(称为过孔D(VD)或过孔G(VG))可以接触CA层互连110。过孔VD、VG112在至少双重图案化工艺中由单独的掩模形成。金属0(M0)层互连114接触过孔VD/VG112。过孔V0116可以接触M0层互连114。图2是示出标准单元和IC内的各种层的侧视图的第二图200。如图2中所示，晶体管具有栅极202、源极204和漏极206。源极204和漏极206可以由鳍形成。CB层互连208可以接触栅极202。CA层互连210可以接触源极204或漏极206。过孔212VD/VG可以接触CB层互连208。M0层互连214接触过孔VD/VG212。过孔V0216可以接触M0层互连214。图3是概念性地示出MOS器件的布局的平面图的图300。MOS器件是具有增强的驱动强度的反相器。M0层互连302Vdd提供用于为pMOS晶体管供电的第一电压Vdd。M0层互连302Vss提供用于为nMOS晶体管供电的第二电压Vss。M0层互连302p将pMOS漏极连结在一起(例如，参见图1，利用CA层互连110和VD/VG过孔112)。M0层互连302n将nMOS漏极连结在一起(例如，参见图1，具有CA层互连110和VD/VG过孔112)。M0层互连302g将pMOS和nMOS栅极连结在一起(例如，参见图2，利用CB层互连208和VD/VG过孔212)。M0层互连302x可以与MOS器件不连接/不耦合，并且可以被包括以填充开放空间，其可以在包括MOS器件的IC的制造期间提高产量。M1层互连304是到MOS器件的输入(例如，输入引脚)并且被耦合到M0层互连302g。M1层互连306通过过孔V0耦合到M0层互连302p和M0层互连302n，以将pMOS漏极与nMOS漏极连结在一起。附加的M1层互连308通过过孔V0耦合到M0层互连302p和M0层互连302n，以将pMOS漏极和nMOS漏极连结在一起。M2层互连310通过方形过孔V1312耦合到M1层互连306、308。通过提供穿过过孔V1312、M1层互连306、308以及耦合到M0层互连302p、302n的过孔V0的两个并联电流路径，M1层互连306、308、M2层互连310、以及对应的过孔连接减小输出电阻。输出引脚可以是M2层互连310。在全局布线期间，M3层互连316可以通过方形过孔V2314被耦合到M2层互连310(输出引脚)。M3层互连316可以被耦合到另一标准单元/MOS器件的输入。作为两个并联的输出电流路径的结果，MOS器件具有改善的驱动强度。图4是概念性地示出示例性MOS器件的布局的平面图的图400。MOS器件是具有增强的驱动强度的反相器。M0层互连402Vdd提供用于为pMOS晶体管供电的第一电压Vdd。M0层互连402Vss提供用于为nMOS晶体管供电的第二电压Vss。M0层互连402p将pMOS漏极连结在一起(例如，参见图1，利用CA层互连110和VD/VG过孔112)。M0层互连402n将nMOS漏极连结在一起(例如，参见图1，利用CA层互连110和VD/VG过孔112)。M0层本文档来自技高网...

【技术保护点】
1.一种集成电路(IC)的金属氧化物半导体(MOS)器件，包括：多个p型MOS(pMOS)晶体管，每个pMOS晶体管具有pMOS晶体管栅极、pMOS晶体管漏极和pMOS晶体管源极，每个pMOS晶体管栅极沿第一方向延伸；多个n型MOS(nMOS)晶体管，每个nMOS晶体管具有nMOS晶体管栅极、nMOS晶体管漏极和nMOS晶体管源极，每个nMOS晶体管栅极沿所述第一方向延伸，每个nMOS晶体管栅极与对应的pMOS晶体管栅极通过沿所述第一方向延伸的相同栅极互连形成；第一金属x(Mx)层互连，沿所述第一方向延伸，并且将所述pMOS晶体管漏极耦合到所述nMOS晶体管漏极；第二Mx层互连，沿所述第一方向延伸，并且将所述pMOS晶体管漏极耦合到所述nMOS晶体管漏极，所述第二Mx层互连与所述第一Mx层互连平行；第一金属x+1(Mx+1)层互连，沿与所述第一方向正交的第二方向延伸，所述第一Mx+1层互连被耦合到所述第一Mx层互连和所述第二Mx层互连；以及第二Mx+1层互连，沿所述第二方向延伸，所述第二Mx+1层互连被耦合到所述第一Mx层互连和所述第二Mx层互连，所述第二Mx+1层互连与所述第一Mx+1层互连平行，所述第一Mx+1层互连和所述第二Mx+1层互连是所述MOS器件的输出。...

【技术特征摘要】
【国外来华专利技术】2016.12.28 US 15/393,1801.一种集成电路(IC)的金属氧化物半导体(MOS)器件，包括：多个p型MOS(pMOS)晶体管，每个pMOS晶体管具有pMOS晶体管栅极、pMOS晶体管漏极和pMOS晶体管源极，每个pMOS晶体管栅极沿第一方向延伸；多个n型MOS(nMOS)晶体管，每个nMOS晶体管具有nMOS晶体管栅极、nMOS晶体管漏极和nMOS晶体管源极，每个nMOS晶体管栅极沿所述第一方向延伸，每个nMOS晶体管栅极与对应的pMOS晶体管栅极通过沿所述第一方向延伸的相同栅极互连形成；第一金属x(Mx)层互连，沿所述第一方向延伸，并且将所述pMOS晶体管漏极耦合到所述nMOS晶体管漏极；第二Mx层互连，沿所述第一方向延伸，并且将所述pMOS晶体管漏极耦合到所述nMOS晶体管漏极，所述第二Mx层互连与所述第一Mx层互连平行；第一金属x+1(Mx+1)层互连，沿与所述第一方向正交的第二方向延伸，所述第一Mx+1层互连被耦合到所述第一Mx层互连和所述第二Mx层互连；以及第二Mx+1层互连，沿所述第二方向延伸，所述第二Mx+1层互连被耦合到所述第一Mx层互连和所述第二Mx层互连，所述第二Mx+1层互连与所述第一Mx+1层互连平行，所述第一Mx+1层互连和所述第二Mx+1层互连是所述MOS器件的输出。2.根据权利要求1所述的MOS器件，进一步包括沿所述第一方向延伸的金属x+2(Mx+2)层互连，所述Mx+2层互连被耦合到所述第一Mx+1层互连和所述第二Mx+1层互连。3.根据权利要求2所述的MOS器件，其中所述MOS器件在标准单元内，并且所述Mx+2层互连延伸到所述标准单元外部以与另一标准单元的输入耦合。4.根据权利要求2所述的器件，其中所述Mx+2层互连通过过孔x+1层上的第一过孔x+1(Vx+1)过孔被耦合到所述第一Mx+1层互连，并且通过所述过孔x+1层上的第二Vx+1过孔被耦合到所述第二Mx+1层互连。5.根据权利要求4所述的MOS器件，其中所述MOS器件被配置为使得输出电流通过所述第一Mx+1过孔和第二Vx+1过孔流到所述Mx+2层互连。6.根据权利要求1所述的MOS器件，其中所述第一Mx+1层互连通过过孔x层上的第一过孔x(Vx)过孔被耦合到所述第一Mx层互连，并且通过所述过孔x层上的第二Vx过孔被耦合到所述第二Mx层互连，并且其中所述第二Mx+1层互连通过所述过孔x层上的第三Vx过孔被耦合到所述第一Mx层互连，并且通过所述过孔x层上的第四Vx过孔被耦合到所述第二Mx层互连。7.根据权利要求6所述的MOS器件，其中所述MOS器件被配置为使得输出电流通过所述第一Vx过孔和所述第二Vx过孔流到所述第一Mx+1层互连，并且通过所述第三Vx过孔和所述第四Vx过孔流到所述第二Mx+1层互连。8.根据权利要求1所述的MOS器件，其中x为1。9.根据权利要求1所述的MOS器件，进一步包括：第一金属x-1(Mx-1)层互连，沿所述第二方向延伸并且将所述pMOS晶体管漏极耦合在一起，所述第一Mx层互连和所述第二Mx层互连被耦合到所述第一Mx-1层互连；以及第二Mx-1层互连，沿所述第二方向延伸并且将所述nMOS晶体管漏极耦合在一起，所述第一Mx层互连和所述第二Mx层互连被耦合到所述第二Mx-1层互连。10.根据权利要求9所述的MOS器件，进一步包括第三Mx-1层互连，所述第三Mx-1层互连沿所述第二方向延伸并且将所述pMOS晶体管栅极和所述nMOS晶体管栅极耦合在一起。11.根据权利要求1所述的MOS器件，其中所述MOS器件作为反相器操作。12.根据权利要求1所述的MOS器件，其中所述MOS器件在标准单元内，所述第一Mx+1层互连是所述标准单元的第一输出引脚，并且所述第二Mx+1层互连是所述标准单元的第二输出引脚。13.一种集成电路(IC)的金属氧化物半导体(MOS)器件，包括：多个p型MOS(pMOS)晶体管，每个pMOS晶体管具有pMOS晶体管栅极、pMOS...

【专利技术属性】
技术研发人员：S·萨哈，X·陈，V·宝娜帕里，H·利姆，M·马拉布里，M·古普塔，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US