一种快速响应的动态锁存比较器制造技术

本发明专利技术公开了一种快速响应的动态锁存比较器，应用的技术领域是逐次逼近模数转换器。本发明专利技术的特征在于，提高复位时的比较器输出电压，有效提高比较器响应速度；因而本发明专利技术技术方案为一种快速响应的动态锁存比较器，该比较器包括：预放大结构和锁存结构。本发明专利技术提出的动态锁存比较器相比，本发明专利技术提出的动态锁存比较器响应时间更快。

A Fast Response Dynamic Lock Comparator

【技术实现步骤摘要】
一种快速响应的动态锁存比较器
“动态锁存比较器”(Dynamic-latchComparator)直接应用的
是逐次逼近模数转换器(SuccessiveApproximationRegisterAnalog-to-DigitalConverter，缩写为SARADC)。
技术介绍
随着电子及通信技术的发展，如今的混合信号集成电路的设计的方向主要集中在片上系统(SoC)的设计。混合信号SoC主要是将模拟电路模块，数字电路模块及存储器等集中于一个芯片之上，在无线通信、数字通信及手机芯片中得到广泛的应用。在混合信号SoC中，有些电路模块是处理模拟信号的，也有部分模块是处理数字信号的，并且要求两种信号之间必须能够进行转换。因此，模数转换器(ADC)是SoC芯片中比较重要的模块，ADC作为SoC芯片中模拟和数字模块的接口，成为了SoC设计中的专注的焦点。逐次逼近模数转换器的基本结构如图1所示，它包含四个模块：采样保持、DAC、比较器和寄存器部分，逐次逼近模数转换器基本由数字电路组成，面积小、功耗低。比较器是逐次逼近模数转换器中唯一的模拟元件，因此，逐次逼近模数转换器是所有模数转换器中模拟元件最少、数字化程度最高、随工艺进步占优势最明显的模数转换器。随着工艺不断地进步，数字电路的速度呈线性增加，逐次逼近模数转换器的采样率也随着工艺进步呈线性增加，速度不再是逐次逼近模数转换器最大的瓶颈，逐次逼近模数转换器是最适合于工艺进步的模数转换器，因此，逐次逼近模数转换器成为近年来的研究热点。文献[Y.HwangandD.Jeong,"Ultra-low-voltagelow-powerdynamiccomparatorwithforwardbodybiasschemeforSARADC,"inElectronicsLetters,vol.54,no.24,pp.1370-1372,29112018.]提出一种高速动态两级比较器，该比较器由第一级预防大结构和第二级锁存器构成，有效提高整体的SARADC速度。但是，该比较器的缺陷在于：在比较器转换过程中消耗过多的能耗。在降低功耗方面文献[S.Liu,J.Paramesh,L.Pileggi,T.RabuskeandJ.Fernandcs,"A125MS/s10.4ENOB10.1fJ/Conv-StepMulti-ComparatorSARADCwithComparatorNoiseScalingin65nmCMOS,"ESSCIRC2018-IEEE44thEuropeanSolidStateCircuitsConference(ESSCIRC),Dresden,2018,pp.22-25.]采用在第一级功能结束后关闭第一级放大电路，降低功耗。第二级的锁存结构输入端采用PMOS管构成，提高比较器的速度。
技术实现思路
本专利技术提出一种快速响应的动态锁存比较器，并且该比较器适用于于全差分逐次逼近模数转换器。本专利技术的特征在于，提高复位时的比较器输出电压，有效提高比较器响应速度；因而本专利技术技术方案为一种快速响应的动态锁存比较器，该比较器包括：预放大结构和锁存结构，其中：预放大结构包括：两个PMOS管：第一PMOS管(M7)、第二PMOS管(M8)；四个NMOS管：第一NMOS管(M1)、第二NMOS管(M4)、第三NMOS管(M5)、第四NMOS管(M6)、电容Cc、第一寄生电容、第二寄生电容；其中：第一PMOS管(M7)漏极接第三NMOS管(M5)漏极，第一PMOS管(M7)的栅极输入时钟信号(CLK)，第一PMOS管(M7)的源极输入VDD信号，第三NMOS管(M5)的栅极接所述第一全差分输入信号(VIP)，而第三NMOS管(M5)的漏极接第一寄生电容并且作为第一输出端XP，所述第一寄生电容另一端接地；第三NMOS管(M5)源极接第二NMOS管(M4)的漏极，第二NMOS管(M4)源极接第一NMOS管(M1)的漏极，第一NMOS管(M1)的源极接地，第一NMOS管(M1)的栅极接时钟CLKN，所述第二NMOS管(M4)源极与第一NMOS管(M1)漏极的共节点连接电容Cc的一端，电容Cc的另一端接地；改变在复位状态使第二NMOS管(M4)漏极电压从而构成低功耗预防大电路结构；所述第一PMOS管(M7)、第二PMOS管(M8)的源级都与电源电压(VDD)相连；第二PMOS管(M8)漏级接第四NMOS管(M6)的漏级，第二PMOS管(M8)的栅极输入时钟信号(CLK)，第二PMOS管(M8)的源极输入VDD信号，第四NMOS管(M6)的栅极接所述第一全差分输入信号(VIN)，而第四NMOS管(M6)的漏极接第二寄生电容并且作为第二输出端XN，所述第二寄生电容另一端接地；第四NMOS管(M6)源极接第二NMOS管(M4)的漏极；所述锁存结构，含有降低响应时间电路和锁存输出电路，其中：降低响应时间电路，含有：八个PMOS管：第三PMOS管(M2d)、第四PMOS管(M2f)、第五PMOS管(M2g)、第六PMOS管(M2h)、第七PMOS管(M3d)、第八PMOS管(M3f)、第九PMOS管(M3g)和第十PMOS管(M3h)；八个NMOS管：第五NMOS管(M2a)、第六NMOS管(M2b)、第七NMOS管(M2c)、第八NMOS管(M2e)、第九NMOS管(M3a)、第十NMOS管(M3b)、第十一NMOS管(M3c)以及第十二NMOS管(M3e)，其中：所述降低响应时间电路：第一降低响应时间输入信号(XP)子电路，第二降低响应时间输入信号(NP)子电路，其中：第一降低响应时间输入信号(XP)子电路为：所述第五NMOS管(M2a)的源极接地，栅极作为第一输出端XP，然后依次串联第七NMOS管(M2c)、第四PMOS管(M2f)、第六PMOS管(M2h)；所述第六NMOS管(M2b)的源极接地，漏极接第三PMOS管(M2d)的漏极，第六NMOS管(M2b)的栅极连接第五NMOS管(M2a)与第七NMOS管(M2c)的共节点；第七NMOS管(M2c)的栅极连接第六NMOS管(M2b)与第三PMOS管(M2d)的共接点的同时连接第三PMOS管(M2d)的栅极；所述第八NMOS管(M2e)的源极接地，漏极连接第五PMOS管(M2g)的漏极；第五PMOS管(M2g)的栅极与漏极共接后连接第六PMOS管(M2h)与第四PMOS管(M2f)的共接点，第五PMOS管(M2g)源极、第三PMOS管(M2d)的源极、第六PMOS管(M2h)的源极共接；所述第六PMOS管(M2h)的栅极作为第一输出端XP；第二降低响应时间输入信号(NP)子电路为：所述第九NMOS管(M3a)的源极接地，栅极接第一输出端XN，然后依次串联第十一NMOS管(M3c)、第八PMOS管(M3f)、第十PMOS管(M3h)；所述第十NMOS管(M3b)的源极接地，漏极接第七PMOS管(M3d)的漏极，第十NMOS管(M3b)的栅极连接第九NMOS管(M3a)与第十一NMOS管(M3c)的共节点；第十一NMOS管(M3c)的栅极连接第十NMOS管(M3b)与第七PMOS管(M3d)的共接点的同时连接第七PMOS管(M3d本文档来自技高网...

【技术保护点】
1.一种快速响应的动态锁存比较器，该比较器包括：预放大结构和锁存结构，其中：预放大结构包括：两个PMOS管：第一PMOS管(M7)、第二PMOS管(M8)；四个NMOS管：第一NMOS管(M1)、第二NMOS管(M4)、第三NMOS管(M5)、第四NMOS管(M6)、电容Cc、第一寄生电容、第二寄生电容；其中：第一PMOS管(M7)漏极接第三NMOS管(M5)漏极，第一PMOS管(M7)的栅极输入时钟信号(CLK)，第一PMOS管(M7)的源极输入VDD信号，第三NMOS管(M5)的栅极接所述第一全差分输入信号(VIP)，而第三NMOS管(M5)的漏极接第一寄生电容并且作为第一输出端XP，所述第一寄生电容另一端接地；第三NMOS管(M5)源极接第二NMOS管(M4)的漏极，第二NMOS管(M4)源极接第一NMOS管(M1)的漏极，第一NMOS管(M1)的源极接地，第一NMOS管(M1)的栅极接时钟CLKN，所述第二NMOS管(M4)源极与第一NMOS管(M1)漏极的共节点连接电容Cc的一端，电容Cc的另一端接地；改变在复位状态使第二NMOS管(M4)漏极电压从而构成低功耗预防大电路结构；所述第一PMOS管(M7)、第二PMOS管(M8)的源级都与电源电压(VDD)相连；第二PMOS管(M8)漏级接第四NMOS管(M6)的漏级，第二PMOS管(M8)的栅极输入时钟信号(CLK)，第二PMOS管(M8)的源极输入VDD信号，第四NMOS管(M6)的栅极接所述第一全差分输入信号(VIN)，而第四NMOS管(M6)的漏极接第二寄生电容并且作为第二输出端XN，所述第二寄生电容另一端接地；第四NMOS管(M6)源极接第二NMOS管(M4)的漏极；所述锁存结构，含有降低响应时间电路和锁存输出电路，其中：降低响应时间电路，含有：八个PMOS管：第三PMOS管(M2d)、第四PMOS管(M2f)、第五PMOS管(M2g)、第六PMOS管(M2h)、第七PMOS管(M3d)、第八PMOS管(M3f)、第九PMOS管(M3g)和第十PMOS管(M3h)；八个NMOS管：第五NMOS管(M2a)、第六NMOS管(M2b)、第七NMOS管(M2c)、第八NMOS管(M2e)、第九NMOS管(M3a)、第十NMOS管(M3b)、第十一NMOS管(M3c)以及第十二NMOS管(M3e)，其中：所述降低响应时间电路：第一降低响应时间输入信号(XP)子电路，第二降低响应时间输入信号(NP)子电路，其中：第一降低响应时间输入信号(XP)子电路为：所述第五NMOS管(M2a)的源极接地，栅极作为第一输出端XP，然后依次串联第七NMOS管(M2c)、第四PMOS管(M2f)、第六PMOS管(M2h)；所述第六NMOS管(M2b)的源极接地，漏极接第三PMOS管(M2d)的漏极，第六NMOS管(M2b)的栅极连接第五NMOS管(M2a)与第七NMOS管(M2c)的共节点；第七NMOS管(M2c)的栅极连接第六NMOS管(M2b)与第三PMOS管(M2d)的共接点的同时连接第三PMOS管(M2d)的栅极；所述第八NMOS管(M2e)的源极接地，漏极连接第五PMOS管(M2g)的漏极；第五PMOS管(M2g)的栅极与漏极共接后连接第六PMOS管(M2h)与第四PMOS管(M2f)的共接点，第五PMOS管(M2g)源极、第三PMOS管(M2d)的源极、第六PMOS管(M2h)的源极共接；所述第六PMOS管(M2h)的栅极作为第一输出端XP；第二降低响应时间输入信号(NP)子电路为：所述第九NMOS管(M3a)的源极接地，栅极接第一输出端XN，然后依次串联第十一NMOS管(M3c)、第八PMOS管(M3f)、第十PMOS管(M3h)；所述第十NMOS管(M3b)的源极接地，漏极接第七PMOS管(M3d)的漏极，第十NMOS管(M3b)的栅极连接第九NMOS管(M3a)与第十一NMOS管(M3c)的共节点；第十一NMOS管(M3c)的栅极连接第十NMOS管(M3b)与第七PMOS管(M3d)的共接点的同时连接第七PMOS管(M3d)的栅极；所述第十二NMOS管(M3e)的源极接地，漏极连接第九PMOS管(M3g)的漏极；第九PMOS管(M3g)的栅极与漏极共接后连接第十PMOS管(M3h)与第八PMOS管(M3f)的共接点，第九PMOS管(M3g)源极、第七PMOS管(M3d)的源极、第十PMOS管(M3h)的源极共接；所述第十PMOS管(M3h)的栅极连接第一输出端XN；所述锁存输出电路包括：三个PMOS管：第十一PMOS管(M9f)和第十二PMOS管(M9g)，第十三PMOS管(M9d)；四个NMOS管：第十三NMOS管(M9a)、第十四NMOS管(M9b)、第十五NMOS...

【技术特征摘要】
1.一种快速响应的动态锁存比较器，该比较器包括：预放大结构和锁存结构，其中：预放大结构包括：两个PMOS管：第一PMOS管(M7)、第二PMOS管(M8)；四个NMOS管：第一NMOS管(M1)、第二NMOS管(M4)、第三NMOS管(M5)、第四NMOS管(M6)、电容Cc、第一寄生电容、第二寄生电容；其中：第一PMOS管(M7)漏极接第三NMOS管(M5)漏极，第一PMOS管(M7)的栅极输入时钟信号(CLK)，第一PMOS管(M7)的源极输入VDD信号，第三NMOS管(M5)的栅极接所述第一全差分输入信号(VIP)，而第三NMOS管(M5)的漏极接第一寄生电容并且作为第一输出端XP，所述第一寄生电容另一端接地；第三NMOS管(M5)源极接第二NMOS管(M4)的漏极，第二NMOS管(M4)源极接第一NMOS管(M1)的漏极，第一NMOS管(M1)的源极接地，第一NMOS管(M1)的栅极接时钟CLKN，所述第二NMOS管(M4)源极与第一NMOS管(M1)漏极的共节点连接电容Cc的一端，电容Cc的另一端接地；改变在复位状态使第二NMOS管(M4)漏极电压从而构成低功耗预防大电路结构；所述第一PMOS管(M7)、第二PMOS管(M8)的源级都与电源电压(VDD)相连；第二PMOS管(M8)漏级接第四NMOS管(M6)的漏级，第二PMOS管(M8)的栅极输入时钟信号(CLK)，第二PMOS管(M8)的源极输入VDD信号，第四NMOS管(M6)的栅极接所述第一全差分输入信号(VIN)，而第四NMOS管(M6)的漏极接第二寄生电容并且作为第二输出端XN，所述第二寄生电容另一端接地；第四NMOS管(M6)源极接第二NMOS管(M4)的漏极；所述锁存结构，含有降低响应时间电路和锁存输出电路，其中：降低响应时间电路，含有：八个PMOS管：第三PMOS管(M2d)、第四PMOS管(M2f)、第五PMOS管(M2g)、第六PMOS管(M2h)、第七PMOS管(M3d)、第八PMOS管(M3f)、第九PMOS管(M3g)和第十PMOS管(M3h)；八个NMOS管：第五NMOS管(M2a)、第六NMOS管(M2b)、第七NMOS管(M2c)、第八NMOS管(M2e)、第九NMOS管(M3a)、第十NMOS管(M3b)、第十一NMOS管(M3c)以及第十二NMOS管(M3e)，其中：所述降低响应时间电路：第一降低响应时间输入信号(XP)子电路，第二降低响应时间输入信号(NP)子电路，其中：第一降低响应时间输入信号(XP)子电路为：所述第五NMOS管(M2a)的源极接地，栅极作为第一输出端XP，然后依次串联第七NMOS管(M2c)、第四PMOS管(M2f)、第六PMOS管(M2h)；所述第六NMOS管(M2b)的源极接地，漏极接第三PMOS管(M2d)的漏极，第六NMOS管(M2b)的栅极连接第五NMOS管(M2a)与第七NMOS管(M2c)的共节点；第七NMOS管(M2c)的栅极连接第六NMOS管(M2b)与第三PMOS管(M2d)的共接点的同时连接第三PMOS管(M2d)的栅极；所述第八NMOS管(M2e)的源极接地，漏极连接第五PMOS...

【专利技术属性】
技术研发人员：樊华，杨静萱，冯全源，蔡经纬，李大刚，胡达千，岑远军，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51