连续时间Δ-Σ调制器制造技术

本发明专利技术公开一种连续时间Δ‑Σ调制器，包括：第一模拟数字转换器，用于对滤波信号进行采样，以产生第一数字信号；第二模拟数字转换器，用于对滤波信号进行采样，以产生第二数字信号；组合器，用于组合所述第一数字信号和所述第二数字信号，以产生连续时间Δ‑Σ调制器的输出信号；所述第一模拟数字转换器和所述第二模拟数字转换器在不同时间对所述滤波信号进行采样。本发明专利技术的连续时间Δ‑Σ调制器可以分别在不同时间对滤波信号进行采样，从而分别在不同时间决定比特，以充分利用采样时段，具有更充足的时间决定比特。

Continuous-time_-modulator

【技术实现步骤摘要】
连续时间Δ-Σ调制器
本专利技术涉及电学
，尤其涉及一种连续时间Δ-Σ调制器。
技术介绍
在连续时间Δ-Σ调制器(CTDSM，continuous-timedelta-sigmamodulator)中，量化器(quantizer)和反馈(feedback)信号之间的时间差称为过量环路延迟(ELD，excessloopdelay)。CTDSM的ELD必须小于采样周期(samplingperiod)，否则量化噪声(quantizationnoise)将增加，并且CTDSM环路将变得不稳定。例如，如果ELD设计为具有0.5*Ts的延迟量(Ts是采样周期)，则量化器需要在0.5*Ts内做出决定。因此，比特循环(bitcycling)的决定时间受到ELD的延迟量的限制，并且浪费了采样周期的剩余时间。此外，由于连续时间Δ-Σ调制器要求更宽的带宽和更快的采样速率，0.5*Ts的时间量可能不足以进行比特决定。
技术实现思路
有鉴于此，本专利技术提供一种连续时间Δ-Σ调制器，具有更充足的比特决定时间。根据本专利技术的第一方面，公开一种连续时间Δ-Σ调制器，包括：接收电路，用于接收输入信号和反馈信号以产生第一信号；环路滤波器，用于对所述第一信号进行滤波以产生滤波信号；第一模拟数字转换器，用于对所述滤波信号进行采样，以产生第一数字信号；第二模拟数字转换器，用于对所述滤波信号进行采样，以产生第二数字信号；组合器，用于组合所述第一数字信号和所述第二数字信号，以产生连续时间Δ-Σ调制器的输出信号；以及反馈电路，耦接所述第一模拟数字转换器和所述第二模拟数字转换器，用于根据所述第一数字信号和所述第二数字信号产生至少一个反馈信号；其中，所述第一模拟数字转换器和所述第二模拟数字转换器在不同时间对所述滤波信号进行采样，并且将由所述第一模拟数字转换器产生的所述第一数字信号和由所述第二模拟数字转换器产生的所述第二数字信号提供给所述反馈电路。根据本专利技术的第二方面，公开一种连续时间Δ-Σ调制器，包括：接收电路，用于接收输入信号和反馈信号以产生第一信号；环路滤波器，用于对所述第一信号进行滤波以产生滤波信号；模拟数字转换器，用于在不同时间对所述滤波信号进行采样，以对应的产生第一数字信号和，以及对所述滤波信号进行采样，以在不同时间产生第二数字信号；组合器，用于组合所述第一数字信号和所述第二数字信号，以产生连续时间Δ-Σ调制器的输出信号；以及反馈电路，耦合到所述模拟数字转换器和第二模拟数字转换器，用于根据所述第一数字信号和所述第二数字信号产生至少一个反馈信号。本专利技术提供的连续时间Δ-Σ调制器由于包括：第一模拟数字转换器，用于对滤波信号进行采样，以产生第一数字信号；第二模拟数字转换器，用于对滤波信号进行采样，以产生第二数字信号；组合器，用于组合所述第一数字信号和所述第二数字信号，以产生连续时间Δ-Σ调制器的输出信号；所述第一模拟数字转换器和所述第二模拟数字转换器在不同时间对滤波信号进行采样。与传统CTDSM相比，本专利技术的连续时间Δ-Σ调制器可以分别在不同时间对滤波信号进行采样，从而分别在不同时间决定比特，以充分利用采样时段，具有更充足的时间决定比特。在阅读了随后以不同附图展示的优选实施例的详细说明之后，本专利技术的这些和其它目标对本领域普通技术人员来说无疑将变得明显。附图说明图1是示出根据本专利技术第一实施例的CTDSM(连续时间Δ-Σ调制器)的图示；图2示出了根据本专利技术一个实施例的CTDSM的时序图示；图3是示出根据本专利技术第二实施例的CTDSM的图示；图4是示出根据本专利技术第三实施例的CTDSM的图示；图5是示出根据本专利技术第四实施例的CTDSM的图示。具体实施方式在说明书和随后的权利要求书中始终使用特定术语来指代特定组件。正如本领域技术人员所认识到的，制造商可以用不同的名称指代组件。本文件无意于区分那些名称不同但功能相同的组件。在以下的说明书和权利要求中，术语“包括”和“包括”被用于开放式类型，因此应当被解释为意味着“包括，但不限于...”。此外，术语“耦合”旨在表示间接或直接的电连接。因此，如果一个设备耦合到另一设备，则该连接可以是直接电连接，或者经由其它设备和连接的间接电连接。以下描述是实施本专利技术的最佳设想方式。这一描述是为了说明本专利技术的一般原理而不是用来限制的本专利技术。本专利技术的范围通过所附权利要求书来确定。下面将参考特定实施例并且参考某些附图来描述本专利技术，但是本专利技术不限于此，并且仅由权利要求限制。所描述的附图仅是示意性的而并非限制性的。在附图中，为了说明的目的，一些元件的尺寸可能被夸大，而不是按比例绘制。在本专利技术的实践中，尺寸和相对尺寸不对应于实际尺寸。图1是示出根据本专利技术第一实施例的CTDSM100的图示。如图1所示，CTDSM100包括接收电路110，环路滤波器120，第一模拟数字转换器(ADC，analog-to-digitalconverter)130，第二ADC140，组合器142，反馈电路150，第一延迟电路160，第一数字模拟转换器(DAC，digital-to-analogconverter)170，减法器(subtractor)180和开关SW1和SW2，其中反馈电路150包括第二延迟电路(用于保持所产生的过量环路延迟(ELD，excessloopdelay)固定不变)152和第二DAC154。在该实施例中，第一ADC130，第二ADC140，第一DAC170和第二DAC154是不同的(distinct)元件。在该实施例中，CTDSM100配置为接收输入信号(模拟信号)Vin以产生多比特(multi-bit)输出信号(数字信号)Dout，并且CTDSM100内的第一ADC130和第二ADC140配置为在不同时间生成输出信号Dout的不同部分，以完全使用整个采样周期。例如一个采样周期Ts(Ts≤Td1+Td2)中，第一ADC130配置为在Td1时间段(第一延迟量)生成输出信号Dout的第一部分，第二ADC140配置为在Td2时间段(第二延迟量)生成输出信号Dout的第二部分，将输出信号的第一部分和第二部分组合之后就得到了完整的输出信号Dout。其中Td1时间段(第一延迟量)与Td2时间段(第二延迟量)是在一个采样周期Ts中的两个不同的时间段(例如Td1为Ts的前半段，Td2为Ts的后半段)，并且Td1与Td2两个时间段之和小于等于采样周期Ts。具体地，在CTDSM100的操作中，接收电路110接收输入信号Vin和反馈信号VFB以产生第一信号V1，并且环路滤波器120对第一信号V1进行滤波以产生滤波信号V1’。然后，第一ADC130通过由第一时钟信号CLK控制的第一开关SW1对滤波后的滤波信号V1’进行采样，以产生第一数字信号D1，其中第一ADC130可以视为用于产生CTDSM100的输出信号Dout的MSB(MostSignificantBit，最高有效位)的粗略(coarse)ADC。然后，第二ADC140通过由第二时钟信号CLK’控制的第二开关SW2对滤波后的滤波信号V1’进行采样，以产生第二数字信号D2(下面会详细描述第二数字信号D2的产生过程)，其中第二时钟信号CLK’是通过使用第一延迟电路160来延迟第一时钟信号CLK产生的，并且本文档来自技高网...

【技术保护点】
1.一种连续时间Δ‑Σ调制器，其特征在于，包括：接收电路，用于接收输入信号和反馈信号以产生第一信号；环路滤波器，用于对所述第一信号进行滤波以产生滤波信号；第一模拟数字转换器，用于对所述滤波信号进行采样，以产生第一数字信号；第二模拟数字转换器，用于对所述滤波信号进行采样，以产生第二数字信号；组合器，用于组合所述第一数字信号和所述第二数字信号，以产生连续时间Δ‑Σ调制器的输出信号；以及反馈电路，耦接所述第一模拟数字转换器和所述第二模拟数字转换器，用于根据所述第一数字信号和所述第二数字信号产生至少一个反馈信号；其中，所述第一模拟数字转换器和所述第二模拟数字转换器在不同时间对所述滤波信号进行采样，并且将由所述第一模拟数字转换器产生的所述第一数字信号和由所述第二模拟数字转换器产生的所述第二数字信号提供给所述反馈电路。

【技术特征摘要】
2017.11.22 US 62/589,609;2018.04.30 US 62/664,376;1.一种连续时间Δ-Σ调制器，其特征在于，包括：接收电路，用于接收输入信号和反馈信号以产生第一信号；环路滤波器，用于对所述第一信号进行滤波以产生滤波信号；第一模拟数字转换器，用于对所述滤波信号进行采样，以产生第一数字信号；第二模拟数字转换器，用于对所述滤波信号进行采样，以产生第二数字信号；组合器，用于组合所述第一数字信号和所述第二数字信号，以产生连续时间Δ-Σ调制器的输出信号；以及反馈电路，耦接所述第一模拟数字转换器和所述第二模拟数字转换器，用于根据所述第一数字信号和所述第二数字信号产生至少一个反馈信号；其中，所述第一模拟数字转换器和所述第二模拟数字转换器在不同时间对所述滤波信号进行采样，并且将由所述第一模拟数字转换器产生的所述第一数字信号和由所述第二模拟数字转换器产生的所述第二数字信号提供给所述反馈电路。2.如权利要求1所述的连续时间Δ-Σ调制器，其特征在于，由所述第一模拟数字转换器产生的所述第一数字信号和由所述第二模拟数字转换器产生的所述第二数字信号同时提供给所述反馈电路。3.如权利要求1所述的连续时间Δ-Σ调制器，其特征在于，所述第一数字信号是所述输出信号的至少一个比特，所述第二数字信号是所述输出信号的其他比特。4.如权利要求3所述的连续时间Δ-Σ调制器，其特征在于，在不同时段期间产生所述第一数字信号和所述第二数字信号。5.如权利要求1所述的连续时间Δ-Σ调制器，其特征在于，还包括：第一开关，耦合在所述环路滤波器的输出节点和所述第一模拟数字转换器之间；第二开关，耦合在所述环路滤波器的输出节点和所述第二模拟数字转换器之间；其中所述第一开关由第一时钟信号控制，所述第二开关由第二时钟信号控制，所述第二时钟信号的相位与所述第一时钟信号的相位不同，以使所述第一模拟数字转换器和所述第二模拟数字转换器在不同时间对所述滤波信号进行采样。6.如权利要求5所述的连续时间Δ-Σ调制器，其特征在于，还包括：第一数字模拟转换器，耦合到所述第一模拟数字转换器，用于对所述第一数字信号执行数字模拟转换操作以产生模拟信号；以及减法器，耦合在所述第一模拟数字转换器，所述第一数字模拟转换器和所述第一开关之间，用于从所述滤波信号中减去所述模拟信号以产生残余信号；其中所述第二模拟数字转换器对所述残余信号执行模拟数字转换操作以产生第二数字信号。7.如权利要求5所述的连续时间Δ-Σ调制器，其特征在于，还包括：第一延迟电路，用于延迟所述第一时钟信号以产生所述第二时钟信号。8.如权利要求7所述的连续时间Δ-Σ调制器，其特征在于，所述反馈电路包括：第二延迟电路，用于延迟所述输出信号以产生延迟输出信号；以及第二数字模拟转换器，耦合到所述第二延迟电路和所述接收电路，用于对所述延迟输出信号执行数字模拟转换操作以产生所述反馈信号。9.如权利要求8所述的连续时间Δ-Σ调制器，其特征在于，所述第一延迟电路配置为提供第一延迟量，所述第二延迟电路配置为提供第二延迟量，以及所述第一延迟量和所述第二延迟量的总和小于或等于所述第一时钟信号的周期。10.如权利要求7所述的连续时间Δ-Σ调制器，其特征在于，所述反馈信号包括第一反馈信号和第二反馈信号，并且所述反馈电路包括：第二延迟电路，用于延迟所述第二数字信号以产生延迟第二数字信号；第二数字模拟转换器，耦合到所述第二延迟电路和所述接收电路，用于对所述延迟第二数字信号进行数字模拟转换操作，以产生所述第一反馈信号；第三延迟电路，用于延迟所述第一数字信号以产生延迟第一数字信号；以及第三数字模拟转换器，耦合到所述第三延迟电路和所述接收电路，用于对所述延迟第一数字信号执行数字模拟转换操作，以产生所述第二...

【专利技术属性】
技术研发人员：谢弘毅，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾,71