三维芯片堆叠件及其形成方法技术

一种三维芯片堆叠件包括：接合至第二芯片的第一芯片以在它们之间形成接合的互连件。接合的互连件包括：位于第一芯片的第一衬底上方的第一导电柱、位于第二芯片的第二衬底上方的第二导电柱和介于第一导电柱和第二导电柱之间的接合结构。接合结构包括邻近第一导电柱的第一IMC区域、邻近第二导电柱的第二IMC区域和介于第一IMC区域和第二IMC区域之间的金属化层。本发明专利技术还公开了三维芯片堆叠件的形成方法。

Three-Dimensional Chip Stacker and Its Formation Method

【技术实现步骤摘要】
三维芯片堆叠件及其形成方法本申请是2014年1月23日提交的优先权日为2013年9月3日的申请号为201410033284.4的名称为“三维芯片堆叠件及其形成方法”的专利技术专利申请的分案申请。
本专利技术一般地涉及半导体
，更具体地，涉及三维芯片堆叠件及其形成方法。
技术介绍
在尝试进一步增加电路密度的过程尝试中，已经对三维集成电路(3DIC)进行了研究。在3DIC的典型形成工艺中，两个芯片接合在一起，且在衬底上的每一个芯片和接触焊盘之间形成电连接。例如，可以通过将一个芯片附接在另一个芯片的顶部上来完成接合两个芯片。然后，将堆叠式芯片接合至载体衬底，且接合引线将每一个芯片上的接触焊盘电连接至载体衬底上的接触焊盘。然而，这需要载体衬底大于芯片，以用于引线接合。最近的尝试更多地集中于倒装芯片互连件和导电球/凸块的使用以在芯片和下方的衬底之间形成连接，从而允许在相对较小的封装件中实现高布线密度。传统芯片堆叠所使用的焊料接点包括焊料、助焊剂和底部填充物。所有这些工艺在间距、接点高度和助焊剂残留物上均具有缺陷和局限性。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术的一方面，提供了一种三维芯片堆叠件，包括：第一芯片，包含第一衬底；和第二芯片，包含第二衬底；其中，所述第一芯片接合至所述第二芯片以在所述第一衬底和所述第二衬底之间形成接合的互连件，所述接合的互连件包括：位于所述第一衬底上方的第一导电柱、位于所述第二衬底上方的第二导电柱、及介于所述第一导电柱和所述第二导电柱之间的接合结构；以及所述接合结构包括：邻近所述第一导电柱的第一金属间化合物(IMC)区域、邻近所述第二导电柱的第二IMC区域及介于所述第一IMC区域和所述第二IMC区域之间的金属化层。在该三维芯片堆叠件中，所述金属化层包括铜层。在该三维芯片堆叠件中，所述第一IMC区域包括铜和锡。在该三维芯片堆叠件中，所述第二IMC区域包括铜和锡。在该三维芯片堆叠件中，所述第一导电柱包括铜柱。在该三维芯片堆叠件中，所述第一导电柱包括位于所述铜柱上的金属覆盖层。在该三维芯片堆叠件中，所述金属覆盖层包括镍层。在该三维芯片堆叠件中，所述第一IMC区域包括铜、锡和镍。在该三维芯片堆叠件中，所述第二导电柱包括铜柱。在该三维芯片堆叠件中，所述第二导电柱包括位于所述铜柱上的金属覆盖层。在该三维芯片堆叠件中，所述金属覆盖层包括镍层。在该三维芯片堆叠件中，所述第二IMC区域包括铜、锡和镍。根据本专利技术的另一方面，提供了一种形成三维芯片堆叠件的方法，包括：在第一半导体衬底上形成第一凸块结构，其中，所述第一凸块结构包括：第一导电柱和位于所述第一导电柱的顶部上的第一焊料层；在第二半导体衬底上形成第二凸块结构，其中，所述第二凸块结构包括：第二导电柱、位于所述第二导电柱的顶部上的第二焊料层及位于所述第二焊料层上的金属化层；将所述第一凸块结构附接至所述第二凸块结构；以及实施热回流工艺以在所述第一导电柱和所述金属化层之间形成第一金属间化合物(IMC)区域，并且在所述第二导电柱和所述金属化层之间形成第二IMC区域。在该方法中，所述金属化层包括铜层，并且所述第一IMC区域包括铜和锡。在该方法中，所述第一导电柱包括铜柱。在该方法中，所述第一导电柱包括位于所述铜柱和所述第一焊料层之间的金属覆盖层。在该方法中，所述金属覆盖层包括镍层。该方法进一步包括：在将所述第一凸块结构附接至所述第二凸块结构之前，将所述第一焊料层形成为半球形焊料层。根据本专利技术的又一方面，提供了一种形成三维芯片堆叠件的方法，包括：接收包括在第一半导体衬底上所形成的第一凸块结构的第一芯片，其中，所述第一凸块结构包括第一导电柱和位于所述第一导电柱的顶部上的第一焊料层；接收包括位于第二半导体衬底上的第二凸块结构的第二芯片，其中，所述第二凸块结构包括第二导电柱、位于所述第二导电柱的顶部上的第二焊料层、和位于所述第二焊料层上的金属化层；以及通过将所述第一凸块结构附接至所述第二凸块结构来将所述第一芯片接合至所述第二芯片；其中，在所述第一导电柱和所述金属化层之间形成包括铜和锡的第一金属间化合物(IMC)区域，并且在所述第二导电柱和所述金属化层之间形成包括铜和锡的第二IMC区域。在该方法中，所述金属化层包括铜层。附图说明图1至图4是根据至少一个实施例在第一芯片上制造第一凸块结构的各个阶段的截面图；图5至图6是根据至少一个实施例在第二芯片上制造第二凸块结构的各个阶段的截面图；图7至图10是根据各个实施例通过将第一凸块结构附接至第二凸块结构来接合第一芯片和第二芯片的各个阶段的截面图；图11至图13是根据至少一个实施例通过将具有半球形焊料层的第一凸块结构附接至第二凸块结构来接合第一芯片和第二芯片的各个阶段的截面图。具体实施方式应当理解，以下公开内容提供了多个不同的实施例或实例以实施各个实施例的不同特征。以下描述了部件和布置的具体实例，以简化本专利技术。然而，本专利技术可以以各种不同的形式实现并且不应被解释为仅限于本文中所阐述的实施例；相反，提供这些实施例以使本说明书深入和完整，并且将本专利技术的内容充分地传达给本领域内普通技术人员。然而，很明显，没有这些具体细节，也可以实践一个或多个实施例。在附图中，为了清楚起见，放大了层和区域的厚度和宽度。附图中相似的参考标号表示相似的元件。附图中示出的元件和区域实际上是示意性的，因此图中示出的相对尺寸或间隔不旨在限制本专利技术的范围。图1至图4是根据至少一个实施例在第一芯片上制造第一凸块结构的各个阶段的截面图。参考图1，第一芯片100包括在半导体集成电路制造中使用的第一半导体衬底10A，并且可以在其中和/或在其上形成集成电路。将第一半导体衬底10A限定为意指包括半导体材料的任意结构，包括半导体材料的任何结构包括但不限于块状硅、半导体晶圆、绝缘体上硅(SOI)衬底或硅锗衬底。也可以使用包含Ⅲ族、Ⅳ族、和Ⅴ族元素的其他半导体材料。第一半导体衬底10A还可以包括多个隔离部件(未示出)，诸如浅沟槽隔离(STI)部件或局部硅氧化(LOCOS)部件。可以在第一半导体衬底10A中形成的各种微电子元件的实例包括晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、P沟道和/或N沟道场效应晶体管(PFET/NFET)等)、电阻器、二极管、电容器、电感器、熔丝和其他合适的元件。实施包括沉积、蚀刻、注入、光刻、退火和其他合适的工艺的各种工艺以形成各种微电子元件。对微电子元件进行互连以形成集成电路器件，诸如逻辑器件、存储器件(例如，静态随机存取存储器或SRAM)、射频(RF)器件、输入/输出(I/O)器件、芯片上系统(SoC)器件、它们的组合和其他合适类型的器件。第一半导体衬底10A还包括位于微电子元件上方的层间介电层(未示出)和金属线(未示出)。层间介电层和金属化结构包括低k介电材料、未掺杂的硅酸盐玻璃(USG)、氮化硅、氮氧化硅或其他常用的材料。低k介电材料的介电常数(k值)可以小于约3.9，或小于约2.8。介电层中的金属线可以由铜或铜合金形成。图1还示出了在第一半导体衬底10A上所形成的第一凸块下金属化(metallurgy)(UBM)层12A。在本文档来自技高网...

【技术保护点】
1.一种三维芯片堆叠件，包括：第一芯片，包含第一衬底；和第二芯片，包含第二衬底；其中，所述第一芯片接合至所述第二芯片以在所述第一衬底和所述第二衬底之间形成接合的互连件，所述接合的互连件包括：位于所述第一衬底上方的第一导电柱、位于所述第二衬底上方的第二导电柱、及介于所述第一导电柱和所述第二导电柱之间的接合结构；以及所述接合结构包括：邻近所述第一导电柱的第一金属间化合物(IMC)区域、邻近所述第二导电柱的第二金属间化合物区域及介于所述第一金属间化合物区域和所述第二金属间化合物区域之间的金属化层。

【技术特征摘要】
2013.09.03 US 14/016,9661.一种三维芯片堆叠件，包括：第一芯片，包含第一衬底；和第二芯片，包含第二衬底；其中，所述第一芯片接合至所述第二芯片以在所述第一衬底和所述第二衬底之间形成接合的互连件，所述接合的互连件包括：位于所述第一衬底上方的第一导电柱、位于所述第二衬底上方的第二导电柱、及介于所述第一导电柱和所述第二导电柱之间的接合结构；以及所述接合结构包括：邻近所述第一导电柱的第一金属间化合物(IMC)区域、邻近所述第二导电柱的第二金属间化合物区域及介于所述第一金属间化合物区域和所述第二金属间化合物区域之间的金属化层。2.根据权利要求1所述的三维芯片堆叠件，其中，所述金属化层包括铜层。3.根据权利要求1所述的三维芯片堆叠件，其中，所述第一金属间化合物区域包括铜和锡。4.根据权利要求1所述的三维芯片堆叠件，其中，所述第二金属间化合物区域包括铜和锡。5.根据权利要求1所述的三维芯片堆叠件，其中，所述第一导电柱包括铜柱。6.根据权利要求5所述的三维芯片堆叠件，其中，所述第一导电柱包括位于所述铜柱上的金属覆盖层。7.根据权利要求6所述的三维芯片堆叠件，其中，所述金属覆盖层包括镍层。8.根据权利要求7所述的三维芯片堆叠件，其中，所述第一金属间...

【专利技术属性】
技术研发人员：陈伟铭，谢正贤，黄松辉，许国经，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71