一种浮动电压采样电路制造技术

本实用新型专利技术公开一种浮动电压采样电路，属于集成电路技术领域。所述浮动电压采样电路包括：检测电流产生电路、检测电压补偿电路和检测电阻R3；所述检测电流产生电路和所述检测电压补偿电路的输出端均连接至保护耐压PMOS管的源极，所述检测电阻R3的一端连接至所述保护耐压PMOS管的漏端。与传统结构相比，新增加检测电压补偿电路补偿了传统检测电路会因为芯片温度、工艺变化而产生的偏差问题；并且，浮动电压采样电路的结构简单，易于集成于SOC等芯片设计之中。

【技术实现步骤摘要】
一种浮动电压采样电路
本技术涉及集成电路
，特别涉及一种浮动电压采样电路。
技术介绍
在目前DCDC电源以及很多系统中，为了满足更高的应用电压，因此需要驱动更为高压的器件，但是为了降低生产工艺的成本，常将低压器件应用于浮动的电压轨之中，这样不仅能够保证芯片面积更小，而且能够兼容更多的工艺。基准电压常常是相对于地电位的基准电压，如果想采样浮动电压差的大小，必须将浮动电压采样转化成到地的采样电压，以保证便于比较或者其他用途。但是传统的采样电路比较粗糙，不能够准确的采样该电压，从而造成设计过程中不可预知的错误。
技术实现思路
本技术的目的在于提供一种浮动电压采样电路，以解决现有的采样电路比较粗糙，无法精确采样浮动电压，从而容易在电路设计中产生不良影响的问题。为解决上述技术问题，本技术提供一种浮动电压采样电路，包括：检测电流产生电路和检测电压补偿电路，所述检测电流产生电路和所述检测电压补偿电路的输出端均连接至保护耐压PMOS管的源极；检测电阻R3，所述检测电阻R3的一端连接至所述保护耐压PMOS管的漏端。可选的，所述检测电流产生电路包括PMOS管PM1、PMOS管PM2以及电阻R1；其中，所述PMOS管PM1的源极与待检测电压的高端电压VH相连，栅极连接所述PMOS管PM2的栅极和漏极以及所述电阻R1的一端，漏极作为所述检测电流产生电路的输出端连接所述保护耐压PMOS管PM_HV的源极；所述PMOS管PM2的源极连接待检测电压的高端电压VH；所述电阻R1的另一端连接待检测电压的低端电压VL。可选的，所述检测电压补偿电路包括PMOS管PM3、PMOS管PM4、PMOS管PM5、NMOS管NM1、NMOS管NM2以及电阻R2；其中，所述PMOS管PM3的源极连接待检测电压的高端电压VH，漏极连接所述NMOS管NM1的栅极与漏极以及所述NMOS管NM2的栅极；所述NMOS管NM1的源极连接待检测电压的低端电压VL；所述NMOS管NM2的源极连接待检测电压的低端电压VL，漏极连接所述PMOS管PM5的栅极以及所述PMOS管PM4的漏极；所述PMOS管PM4的源极连接待检测电压的高端电压VH，栅极连接所述PMOS管PM5的源极以及所述电阻R2的一端；所述电阻R2的另外一端连接待检测电压的高端电压VH；所述PMOS管PM5的漏极作为所述检测电压补偿电路的输出端连接所述保护耐压PMOS管PM_HV的源极。可选的，所述保护耐压PMOS管PM_HV的栅端连接待检测电压的低端电压VL，漏端通过所述检测电阻R3接地。在本技术中提供了一种浮动电压采样电路，包括：检测电流产生电路、检测电压补偿电路和检测电阻R3；所述检测电流产生电路和所述检测电压补偿电路的输出端均连接至保护耐压PMOS管的源极，所述检测电阻R3的一端连接至所述保护耐压PMOS管的漏端。与传统结构相比，新增加检测电压补偿电路补偿了传统检测电路会因为芯片温度、工艺变化而产生的偏差问题；并且，浮动电压采样电路的结构简单，易于集成于SOC等芯片设计之中。附图说明图1是本技术提供的浮动电压采样电路结构示意图。具体实施方式以下结合附图和具体实施例对本技术提出的一种浮动电压采样电路作进一步详细说明。根据下面说明和权利要求书，本技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本技术实施例的目的。实施例一本技术提供了一种浮动电压采样电路，其结构如图1所示。所述浮动电压采样电路包括检测电流产生电路1、检测电压补偿电路2和检测电阻R3。所述检测电流产生电路1和所述检测电压补偿电路2的输出端均连接至保护耐压PMOS管的源极，所述检测电阻R3的一端连接至所述保护耐压PMOS管的漏端。具体的，所述检测电流产生电路1包括PMOS管PM1、PMOS管PM2以及电阻R1；其中，所述PMOS管PM1的源极与待检测电压的高端电压VH相连，栅极连接所述PMOS管PM2的栅极和漏极以及所述电阻R1的一端，漏极作为所述检测电流产生电路的输出端连接所述保护耐压PMOS管PM_HV的源极；所述PMOS管PM2的源极连接待检测电压的高端电压VH；所述电阻R1的另一端连接待检测电压的低端电压VL。具体的，所述检测电压补偿电路2包括PMOS管PM3、PMOS管PM4、PMOS管PM5、NMOS管NM1、NMOS管NM2以及电阻R2；其中，所述PMOS管PM3的源极连接待检测电压的高端电压VH，漏极连接所述NMOS管NM1的栅极与漏极以及所述NMOS管NM2的栅极；所述NMOS管NM1的源极连接待检测电压的低端电压VL；所述NMOS管NM2的源极连接待检测电压的低端电压VL，漏极连接所述PMOS管PM5的栅极以及所述PMOS管PM4的漏极；所述PMOS管PM4的源极连接待检测电压的高端电压VH，栅极连接所述PMOS管PM5的源极以及所述电阻R2的一端；所述电阻R2的另外一端连接待检测电压的高端电压VH；所述PMOS管PM5的漏极作为所述检测电压补偿电路的输出端连接所述保护耐压PMOS管PM_HV的源极。具体的，所述保护耐压PMOS管PM_HV的栅端连接待检测电压的低端电压VL，漏端通过所述检测电阻R3接地。本技术实施例一提供的浮动电压采样电路的具体工作原理如下：检测电流产生电路通过PMOS管PM2以及电阻R1产生的采样电流I1为在式(1)中，VGSPM2为PMOS管PM2的栅源电压差，VH为待检测电压的高端电压，VL为待检测电压的低端电压。而检测电压补偿电路通过PMOS管PM5和电阻R2产生的电流大小I2为：在式(2)中，VGSPM4为PMOS管PM4的栅源电压差。因此流过检测电阻R3的电流为流过PMOS管PM1和PM5漏端电流之和，因此两股电流叠加后ISENSE为：若在设计过程中电阻R1和R2电阻大小相等并且匹配，而流过PMOS管PM4的电流与流过PMOS管PM2的电流大小相等，因此PMOS管PM2与PMOS管PM4的栅源电压差也完全相同，因此ISENSE可以简化为：那么VSENSE电压为：其中，VSENSE电压的位置如图1所示，是所述浮动电压采样电路的输出电压。若在设计过程中检测电阻R3与电阻R1匹配，并成一定比例，因此VSENSE可简化为：VSENSE＝K*(VH-VL)(6)其中K＝R3/R1。由于浮动电压的相对低电压点的电压随着系统的工作不断变化，而系统基准电压一般是相对于地的电平，因此必须将浮动的电压差转化到相对于地的电平才能准确地比较或者连接入其他环路。因此通过本技术提供的浮动电压采样电路，能够将浮动电压VH-VL按照一定比例采样到相对于地的采样电压，这样系统就能够更精准的控制浮动电压，保证系统性能更为稳定。在本技术中，“连接”、“相连”、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接。上述描述仅是对本技术较佳实施例的描述，并非对本技术范围的任何限定，本
的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。本文档来自技高网...

【技术保护点】
1.一种浮动电压采样电路，其特征在于，包括：检测电流产生电路和检测电压补偿电路，所述检测电流产生电路和所述检测电压补偿电路的输出端均连接至保护耐压PMOS管的源极；检测电阻R3，所述检测电阻R3的一端连接至所述保护耐压PMOS管的漏端。

【技术特征摘要】
1.一种浮动电压采样电路，其特征在于，包括：检测电流产生电路和检测电压补偿电路，所述检测电流产生电路和所述检测电压补偿电路的输出端均连接至保护耐压PMOS管的源极；检测电阻R3，所述检测电阻R3的一端连接至所述保护耐压PMOS管的漏端。2.如权利要求1所述的浮动电压采样电路，其特征在于，所述检测电流产生电路包括PMOS管PM1、PMOS管PM2以及电阻R1；其中，所述PMOS管PM1的源极与待检测电压的高端电压VH相连，栅极连接所述PMOS管PM2的栅极和漏极以及所述电阻R1的一端，漏极作为所述检测电流产生电路的输出端连接所述保护耐压PMOS管PM_HV的源极；所述PMOS管PM2的源极连接待检测电压的高端电压VH；所述电阻R1的另一端连接待检测电压的低端电压VL。3.如权利要求1所述的浮动电压采样电路，其特征在于，所述检测电压补偿电路包括PMOS管PM3、PMOS管PM4、PM...

【专利技术属性】
技术研发人员：阮建新，肖培磊，罗永波，宣志斌，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：新型
国别省市：江苏,32