一种超低功耗半导体功率器件制造技术

本实用新型专利技术公开了一种只需要一步多晶硅淀积的超低功耗半导体功率器件，包括：半导体基板，半导体基板上开设有单胞沟槽，单胞沟槽的下部设有第一介质层，单胞沟槽上部的侧壁上设有栅极氧化层，栅极氧化层的两侧设有多晶硅层，第一导电类型外延层在单胞沟槽的上部外侧由下而上依次设有第二导电类型注入层和第一导电类型注入层；在单胞沟槽内的两个多晶硅层之间设有高出第一主面的第二介质层；在所述单胞沟槽的中部开设有贯穿第二介质层的中心引出孔，第二介质层在单胞沟槽的上部外侧开设有外部引出孔；中心引出孔中、外部引出孔中、以及第二介质层的表面上设置有相互连通的源极金属层。本实用新型专利技术所述的超低功耗半导体功率器件的用途十分广泛。

A Ultra-Low Power Semiconductor Power Device

The utility model discloses an ultra-low power semiconductor power device which only needs one step of polycrystalline silicon deposition. The device comprises a semiconductor substrate, a single cell groove on the semiconductor substrate, a first dielectric layer on the lower part of the single cell groove, a gate oxide layer on the upper side wall of the single cell groove, a polycrystalline silicon layer on both sides of the gate oxide layer, and a single cell epitaxial layer of the first conductive type. A second conductive type injection layer and a first conductive type injection layer are arranged on the upper and outer sides of the groove in turn from the bottom to the top; a second dielectric layer is arranged between the two polycrystalline silicon layers in the single cell groove, which is higher than the first main surface; a central ejection hole through the second dielectric layer is arranged in the middle of the single cell groove, and an external ejection hole is arranged on the upper and outer sides of the single cell groove. A source metal layer interconnected with each other is arranged on the surface of the central lead-out hole, the external lead-out hole and the second dielectric layer. The ultra-low power semiconductor power device of the utility model has wide applications.

【技术实现步骤摘要】
一种超低功耗半导体功率器件
本技术涉及到一种半导体功率器件，尤其涉及到一种超低功耗半导体功率器件。
技术介绍
沟槽功率器件具有高集成度、导通电阻低、开关速度快、开关损耗小，广泛应用于各类电源管理及开关转换。随着国家对节能减排越来越重视，对功率器件的损耗及转换效率要求越来越高，导通损耗主要受导通电阻大小的影响；其中，特征导通电阻越小，导通损耗越小；开关损耗主要受栅极电荷影响，栅极电荷越小，开关损耗也越小。因此，降低导通电阻和栅极电荷是降低功率器件功耗的两个有效途径，从而能更高效地使用能源，减少更多被消耗的电能。降低导通电阻通常有两种方法：一是通过提高单胞密度，增加单胞的总有效宽度，从而达到降低特征导通电阻的目的。但单胞密度提高后，相应的栅电荷也会增加，不能既降低导通电阻又同时降低栅电荷；二是通过提高外延片掺杂浓度、减小外延层厚度来实现，但该方法会降低源漏击穿电压，因此单纯依靠降低掺杂浓度/减小外延层厚度，受击穿电压限制。目前的一种既能降低RDSON又能减少栅极电荷的功率器件，沟槽型双层栅功率场效应管(SplitGateMOSFET)，如专利号为201110241526.5的中国专利中所记载，主要是通过在沟槽下部集成一个与源极短接的屏蔽栅的场板效应来提高击穿电压。因此，在相同击穿电压的要求下，可以通过增大硅外延层的掺杂浓度来降低功率器件的导通电阻，从而降低工作时的导通功耗。同时该器件结构还能减少栅极电荷，从而降低开关损耗。但是，由于在器件结构中引入了屏蔽栅的场板结构，在实际制备过程中存在如下问题：1、其栅极氧化层直接热氧化生长在多晶硅表面上，而多晶硅因杂质含量高，晶体结构为多晶体，在其表面上生长的栅极氧化层粗糙度高，介电常数、击穿场强、界面态密度相比传统在单晶硅上热生长的栅氧层都严重下降，导致可靠性降低。2.栅极氧化层在多晶硅上生长的形貌难以控制，导致后续多晶硅的淀积产生空洞，影响器件的生产良率及可靠性。3.现有器件结构包含两步多晶硅淀积和刻蚀，工艺步骤繁琐，且第一步多晶硅的引入会对第二步多晶硅的刻蚀造成影响，导致第二步多晶硅刻蚀对工艺窗口要求较高，存在多晶硅残留的风险，进一步降低产品良率及可靠性。工艺复杂、成本较高、可靠性的提升受限。
技术实现思路
本技术所要解决的技术问题是：提供一种只需一步多晶硅淀积的超低功耗半导体功率器件。为解决上述技术问题，本技术采用的技术方案为：一种超低功耗半导体功率器件，其结构包括：半导体基板，半导体基板包括有：第一导电类型衬底以及设置在第一导电类型衬底上的第一导电类型外延层，其中，第一导电类型外延层的表面为第一主面，第一导电类型衬底的表面为第二主面；所述的第一主面上开设有单胞沟槽，单胞沟槽的下部设置有第一介质层，单胞沟槽上部的侧壁上设置有栅极氧化层，单胞沟槽内的栅极氧化层的两侧分别设置有多晶硅层，使得在第一介质层与这两个多晶硅层之间形成第二介质填充区，所述的第一导电类型外延层在单胞沟槽的上部外侧由下而上依次设置有第二导电类型注入层和第一导电类型注入层；在单胞沟槽内的第二介质填充区中设置有高出第一主面的第二介质层；第二介质层在正对着多晶硅层开设有贯穿第二介质层的栅极引出孔，在单胞沟槽的中部开设有贯穿第二介质层并深入第一介质层的中心引出孔，第二介质层在单胞沟槽的上部外侧开设有深入第二导电类型注入层的外部引出孔；中心引出孔中、外部引出孔中以及介质层的表面上设置有相互连通的源极金属层，栅极引出孔中设置有栅极金属层，使得栅极金属层与所述单胞沟槽内的多晶硅层电性连接，形成所述超低功耗半导体功率器件的栅极；所述源极金属层形成所述超低功耗半导体功率器件的源极；所述的第二主面上淀积有金属层，形成超低功耗半导体功率器件的漏极。作为一种优选方案，在所述的一种超低功耗半导体功率器件中，所述的单胞沟槽中多晶硅层与中心引出孔之间的第二介质层的厚度大于所述栅极氧化层的厚度。作为一种优选方案，在所述的一种超低功耗半导体功率器件中，所述的单胞沟槽中心引出孔与沟槽底部之间的第一介质层的厚度大于所述栅极氧化层的厚度。作为一种优选方案，在所述的一种超低功耗半导体功率器件中，所述的第一介质层为氧化硅或氮化硅，所述的第二介质层为氧化硅或氮化硅。本技术还提供了一种所述的超低功耗半导体功率器件的制造方法，其步骤为：a)提供本技术所述的半导体基板；b)在第一主面上淀积硬掩膜层，光刻出硬掩膜刻蚀区域，并刻蚀硬掩膜层，形成用于沟槽刻蚀的硬掩膜；c)刻蚀第一主面，形成单胞沟槽；d)在所述的单胞沟槽中淀积第一介质；e)刻蚀单胞沟槽中上层及第一主面上的第一介质，形成第一介质层；f)在单胞沟槽上部的内壁和单胞沟槽周围的第一主面上生长栅极氧化层；g)在第一主面及沟槽内淀积多晶硅，所述多晶硅厚度小于沟槽宽度的二分之一；h)干法刻蚀多晶硅，去除第一主面及单胞沟槽中部的多晶硅，形成沟槽侧壁断开的多晶硅层；i)在第一导电类型外延层中位于单胞沟槽的上部外侧依次注入第二导电类型注入层和第一导电类型注入层，并退火；j)淀积第二介质层；k)引出孔刻蚀，开设引出孔；l)在引出孔中以及第二介质层的表面上淀积相互连通的金属层；m)金属层刻蚀，形成作为器件源极的源极金属层、以及作为器件栅级的栅极金属层；n)第二主面淀积金属层，形成作为器件漏极的漏极金属层。本技术的有益效果是：本技术所述的超低功耗半导体功率器件的结构更加简单，可以由原来的两步多晶硅工艺降低为一步多晶硅工艺；并且，避免了栅极氧化层在多晶硅上的生长步骤，从而提高了产品的可靠性和制造良率，节省了制造成本。附图说明图1是半导体基板的剖视图。图2是形成沟槽后的剖视图。图3是在单胞沟槽中淀积第一介质后的结构示意图。图4是刻蚀第一介质后的结构示意图图5是生成栅极氧化层后的结构示意图。图6是淀积多晶硅后的结构示意图。图7是干法刻蚀多晶硅后的结构示意图。图8是注入N型注入层和P型注入层后的结构示意图。图9是金属层刻蚀后的结构示意图之一。图10是金属层刻蚀后的结构示意图之二。图1至图10中的附图标记：6、N型外延层，7、N型衬底，9、单胞沟槽，91、第二介质填充区，10、第一介质，101、第一介质层，11、栅极氧化层，12、多晶硅，121、多晶硅层，13、N型注入层，14、P型注入层，15、第二介质层，16、源极金属层，17、栅极金属层。具体实施方式下面结合附图1至10，以N沟槽型功率MOS器件为例详细描述本技术所述的超低功耗半导体功率器件的具体实施方案。如图9所示，本技术所述的一种超低功耗半导体功率器件，其结构包括半导体基板，半导体基板包括有：N型衬底7、以及设置在N型衬底7上的N型外延层6，N型外延层6的表面为第一主面，N型衬底7的表面为第二主面；所述的第一主面上开设有单胞沟槽9──参见图2所示，单胞沟槽9的下部设置有第一介质层101，单胞沟槽9上部的侧壁上设置有栅极氧化层11，单胞沟槽9内的栅极氧化层11的两侧分别设置有多晶硅层121，两侧的多晶硅层121是断开的，即：在这两个多晶硅层121之间的第一介质101上没有多晶硅，使得在第一介质层101与这两个多晶硅层121之间形成第二介质填充区91──参见图5所示，所述的N型外延层6在单胞沟槽9的上部外侧由下而上依本文档来自技高网...

【技术保护点】
1.一种超低功耗半导体功率器件，包括：半导体基板，半导体基板包括有第一导电类型衬底以及设置在第一导电类型衬底上的第一导电类型外延层，其中，第一导电类型外延层的表面为第一主面，第一导电类型衬底的表面为第二主面；其特征在于：所述的第一主面上开设有单胞沟槽，单胞沟槽的下部设置有第一介质层，单胞沟槽上部的侧壁上设置有栅极氧化层，单胞沟槽内的栅极氧化层的两侧分别设置有多晶硅层，使得在第一介质层与这两个多晶硅层之间形成第二介质填充区，所述的第一导电类型外延层在单胞沟槽的上部外侧由下而上依次设置有第二导电类型注入层和第一导电类型注入层；在单胞沟槽内的第二介质填充区中设置有高出第一主面的第二介质层；第二介质层在正对着多晶硅层开设有贯穿第二介质层的栅极引出孔，在单胞沟槽的中部开设有贯穿第二介质层并深入第一介质层的中心引出孔，第二介质层在单胞沟槽的上部外侧开设有深入第二导电类型注入层的外部引出孔；中心引出孔中、外部引出孔中以及介质层的表面上设置有相互连通的源极金属层，栅极引出孔中设置有栅极金属层，使得栅极金属层与所述单胞沟槽内的多晶硅层电性连接，形成所述超低功耗半导体功率器件的栅极；所述源极金属层形成所述超低功耗半导体功率器件的源极；所述的第二主面上淀积有金属层，形成超低功耗半导体功率器件的漏极。...

【技术特征摘要】
1.一种超低功耗半导体功率器件，包括：半导体基板，半导体基板包括有第一导电类型衬底以及设置在第一导电类型衬底上的第一导电类型外延层，其中，第一导电类型外延层的表面为第一主面，第一导电类型衬底的表面为第二主面；其特征在于：所述的第一主面上开设有单胞沟槽，单胞沟槽的下部设置有第一介质层，单胞沟槽上部的侧壁上设置有栅极氧化层，单胞沟槽内的栅极氧化层的两侧分别设置有多晶硅层，使得在第一介质层与这两个多晶硅层之间形成第二介质填充区，所述的第一导电类型外延层在单胞沟槽的上部外侧由下而上依次设置有第二导电类型注入层和第一导电类型注入层；在单胞沟槽内的第二介质填充区中设置有高出第一主面的第二介质层；第二介质层在正对着多晶硅层开设有贯穿第二介质层的栅极引出孔，在单胞沟槽的中部开设有贯穿第二介质层并深入第一介质层的中心引出孔，第二介质层在单胞沟槽的上部外侧开设有深入第...

【专利技术属性】
技术研发人员：丁磊，侯宏伟，
申请(专利权)人：张家港凯思半导体有限公司，
类型：新型
国别省市：江苏,32