半导体器件结构制造技术

本实用新型专利技术提供一种半导体器件结构，包括：半导体衬底，内形成有若干个有源区及隔离结构，每一有源区包括第一接触区及第二接触区，且有源区底内形成有若干个栅沟槽结构，以分离第一接触区与第二接触区，栅沟槽结构包括沟槽主体及连接于下方的微沟结构，且栅沟槽结构的深度小于隔离结构的深度；以及埋入式栅极字线结构，填充于栅沟槽结构中，埋入式栅极字线包括形成于栅沟槽结构内表面的栅介质层，以及填充于栅沟槽结构内栅电极层。本实用新型专利技术通过不同材料间的刻蚀选择比的不同形成特殊的微沟结构，简化制备工艺，提高制备精度，在保持原有器件尺寸的基础上，使沟道面积得以增加，可进一步增加传输通道的宽度，提高场效应晶体管的器件性能。

Semiconductor Device Structure

The utility model provides a semiconductor device structure, which comprises a semiconductor substrate with several active regions and isolation structures. Each active region includes a first contact region and a second contact region, and a number of gate groove structures are formed at the bottom of the active region to separate the first contact region from the second contact region. The gate groove structure includes a groove body and a micro groove structure connected below. And the depth of the grid groove structure is less than that of the isolation structure; and the embedded grid-line structure is filled in the grid-groove structure. The embedded grid-line includes the grid dielectric layer formed on the inner surface of the grid-groove structure and the grid-electrode layer filled in the grid-groove structure. The utility model forms a special micro-channel structure by different etching selection ratios among different materials, simplifies the preparation process and improves the preparation accuracy. On the basis of maintaining the original device size, the channel area can be increased, the width of the transmission channel can be further increased, and the device performance of the field effect transistor can be improved.

【技术实现步骤摘要】
半导体器件结构
本技术属于集成电路制造
，特别是涉及一种半导体器件结构。
技术介绍
随着半导体制程的演进，半导体器件特征尺寸的不断微缩，对于场效应晶体管，由于短沟道效应、亚阈值电流大和栅漏电等问题使晶体管已经难以满足对器件性能的需求。现在越来越多的关注点集中到鳍式场效应晶体管(FinFET)。晶体管用于许多不同类型的集成电路，常见的有：逻辑器件、存储器件和模拟电路，其中，存储器件在集成电路产品中占了相当大的比例，存储器基本结构为一个晶体管加一个电容结构，所使用的晶体管为埋入式结构以增加沟道长度。然而，随着器件尺寸的进一步缩小，现有存储器晶体管的器件性能难以满足更高的要求，需要进一步优化晶体管结构，以进一步提高器件性能，特别是解决短沟道效应、亚阈值电流大和栅漏电等问题导致的存储器中存储晶体管的驱动电压以及导通电流下降等问题。因此，如何提供一种半导体器件结构以解决现有技术中的上述问题实属必要。
技术实现思路
鉴于以上所述现有技术的缺点，本技术的目的在于提供一种半导体器件结构，用于解决现有技术中晶体管性能难以满足需求及驱动电压、导通电流下降等问题。为实现上述目的及其他相关目的，本技术还提供一种半导体器件结构，包括：半导体衬底，所述半导体衬底内形成有若干个有源区及隔离所述有源区的隔离结构，每一所述有源区包括第一接触区及第二接触区，且所述有源区底内形成有若干个栅沟槽结构，以分离所述第一接触区与所述第二接触区，所述栅沟槽结构包括沟槽主体及连接于所述沟槽主体下方的微沟结构，且所述栅沟槽结构的深度小于所述隔离结构的深度；以及埋入式栅极字线，填充于所述栅沟槽结构中，所述埋入式栅极字线包括形成于所述栅沟槽结构内表面的栅介质层，以及填充于所述栅沟槽结构内栅电极层。作为本技术的一种可选方案，所述半导体器件结构还包括绝缘层，位于所述栅介质层的表面且位于所述栅电极层的上表面，所述绝缘层与所述栅电极层填充满所述栅沟槽结构。作为本技术的一种可选方案，所述微沟结构的最大高度大于所述栅介质层的厚度。作为本技术的一种可选方案，所述隔离结构内还形成有若干个导线槽结构，所述导线槽结构与所述栅沟槽结构沿预定列方向相连通，构成字线沟槽结构，所述字线沟槽结构贯穿所述预定列方向上的所述有源区及所述隔离结构。作为本技术的一种可选方案，所述导线槽结构的深度大于所述栅沟槽结构的最大深度，所述导线槽结构的深度小于所述隔离结构的深度。作为本技术的一种可选方案，所述微沟结构包括微沟中心及位于所述微沟中心外围的若干个微沟单元，且沿所述有源区的延伸方向及所述字线沟槽的延伸方向上所述微沟单元的排布概呈形同。作为本技术的一种可选方案，所述微沟结构的截面形状选自于圆弧形、V形、U形、长方形及不规则形中的任意一种。作为本技术的一种可选方案，所述微沟结构的最大高度介于所述沟槽主体的高度的5％-30％之间。如上所述，本技术的半导体器件结构及其制备方法，具有以下有益效果：本技术提供一种半导体器件结构，通过不同材料之间的刻蚀选择比的不同形成特殊的微沟结构，简化制备工艺，且提高制备精度，从而在保持原有器件尺寸的基础上，使沟道面积得以增加，可进一步增加传输通道的宽度，改善器件结构的短沟道效应等问题，改善短沟道效应、亚阈值电流大和栅漏电等问题导致的存储器中的存储晶体管的驱动电压和导通电流下降的问题，大大提高场效应晶体管的器件性能。附图说明图1显示为本技术的半导体器件结构制备的工艺流程图。图2-4显示为本技术半导体器件结构制备中提供半导体衬底的结构示意图，图2显示为俯视图，图3显示为图2中A-A’方向的截面图，图4显示为图2中B-B’方向的截面图。图5-7显示为本技术半导体器件结构制备中形成栅沟槽结构的结构示意图，图5显示为俯视图，图6显示为图5中A-A’方向的截面图，图7显示为图5中B-B’方向的截面图。图8-10显示为本技术实施例一中形成刻蚀掩膜层的结构示意图，图8显示为俯视图，图9显示为图8中A-A’方向的截面图，图10显示为图8中B-B’方向的截面图。图11-13显示为本技术中实施例一种形成第一、第二电介质层的结构示意图，图11显示为俯视图，图12显示为图11中A-A’方向的截面图，图13显示为图11中B-B’方向的截面图。图14-16显示为本技术实施例一中去除多余电介质层的结构示意图，图14显示为俯视图，图15显示为图14中A-A’方向的截面图，图16显示为图14中B-B’方向的截面图。图17-19显示为本技术实施例一刻蚀形成栅沟槽结构的结构示意图，图17显示为俯视图，图18显示为图17中A-A’方向的截面图，图19显示为图17中B-B’方向的截面图。图20-22显示为本技术实施例二中形成硬掩膜层的结构示意图，图20显示为俯视图，图21显示为图20中A-A’方向的截面图，图22显示为图20中B-B’方向的截面图。图23-25显示为本技术实施例二中形成第一凹槽的结构示意图，图23显示为俯视图，图24显示为图23中A-A’方向的截面图，图25显示为图23中B-B’方向的截面图。图26-28显示为本技术实施例二中形成注入介质层的结构示意图，图26显示为俯视图，图27显示为图26中A-A’方向的截面图，图28显示为图26中B-B’方向的截面图。图29-31显示为本技术实施例二中进行第一离子注入的结构示意图，图29显示为俯视图，图30显示为图29中A-A’方向的截面图，图31显示为图29中B-B’方向的截面图。图32-34显示为本技术实施例二中进行第二离子注入的结构示意图，图32显示为俯视图，图33显示为图32中A-A’方向的截面图，图34显示为图32中B-B’方向的截面图。图35-37显示为本技术实施例二中形成氧化注入介质层的结构示意图，图35显示为俯视图，图36显示为图35中A-A’方向的截面图，图37显示为图35中B-B’方向的截面图。图38-40显示为本技术实施例二中形成栅沟槽结构的结构示意图，图38显示为俯视图，图39显示为图38中A-A’方向的截面图，图40显示为图38中B-B’方向的截面图。图41-43显示为本技术实施例三中形成硬掩膜层的结构示意图，图41显示为俯视图，图42显示为图41中A-A’方向的截面图，图43显示为图41中B-B’方向的截面图。图44-46显示为本技术实施例三中形成过刻蚀凹槽的结构示意图，图44显示为俯视图，图45显示为图44中A-A’方向的截面图，图46显示为图44中B-B’方向的截面图。图47-49显示为本技术实施例三中形成刻蚀介质层的结构示意图，图47显示为俯视图，图48显示为图47中A-A’方向的截面图，图49显示为图47中B-B’方向的截面图。图50-52显示为本技术实施例三中回刻刻蚀介质层的结构示意图，图50显示为俯视图，图51显示为图50中A-A’方向的截面图，图52显示为图50中B-B’方向的截面图。图53-55显示为本技术实施例三中形成补偿材料层的结构示意图，图53显示为俯视图，图54显示为图53中A-A’方向的截面图，图55显示为图53中B-B’方向的截面图。图56-58显示为本技术实施本文档来自技高网...

【技术保护点】
1.一种半导体器件结构，其特征在于，包括：半导体衬底，所述半导体衬底内形成有若干个有源区及隔离所述有源区的隔离结构，每一所述有源区包括第一接触区及第二接触区，且所述有源区底内形成有若干个栅沟槽结构，以分离所述第一接触区与所述第二接触区，所述栅沟槽结构包括沟槽主体及连接于所述沟槽主体下方的微沟结构，且所述栅沟槽结构的深度小于所述隔离结构的深度；以及埋入式栅极字线结构，填充于所述栅沟槽结构中，所述埋入式栅极字线包括形成于所述栅沟槽结构内表面的栅介质层、填充于所述栅沟槽结构内的栅电极层以及位于所述栅介质层与所述栅电极层之间的功函数层。

【技术特征摘要】
1.一种半导体器件结构，其特征在于，包括：半导体衬底，所述半导体衬底内形成有若干个有源区及隔离所述有源区的隔离结构，每一所述有源区包括第一接触区及第二接触区，且所述有源区底内形成有若干个栅沟槽结构，以分离所述第一接触区与所述第二接触区，所述栅沟槽结构包括沟槽主体及连接于所述沟槽主体下方的微沟结构，且所述栅沟槽结构的深度小于所述隔离结构的深度；以及埋入式栅极字线结构，填充于所述栅沟槽结构中，所述埋入式栅极字线包括形成于所述栅沟槽结构内表面的栅介质层、填充于所述栅沟槽结构内的栅电极层以及位于所述栅介质层与所述栅电极层之间的功函数层。2.根据权利要求1所述的半导体器件结构，其特征在于，所述半导体器件结构还包括绝缘层，所述绝缘层位于所述栅介质层的表面且位于所述栅电极层的上表面，所述绝缘层与所述栅电极层填充满所述栅沟槽结构；所述微沟结构的最大高度大于所述栅介质层的厚度。3.根据权利要求1所述的半导体器件结构，其特征在于，所述微沟结构的最大...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽,34