一种半导体结构制造技术

本实用新型专利技术提供一种半导体结构，包括：半导体衬底；浅沟槽隔离结构，位于所述半导体衬底内，以隔离出多个间隔排布的有源区；若干埋入式栅极结构，位于所述有源区内，所述埋入式栅极结构具有第一掺杂区和第二掺杂区；位线结构，位于所述第一掺杂区上方；电容接触节点结构，位于所述第二掺杂区上方；绝缘结构，位于所述浅沟槽隔离结构上方，用以隔离相邻所述电容接触节点结构。应用本实用新型专利技术实施例，提高电容接触节点结构制作的良率，从而避免了现有技术中蚀刻存储节点之间较厚的多晶硅层，导致刻蚀后的图形容易产生偏差，从而影响电路的导电特性的问题。

A Semiconductor Structure

The utility model provides a semiconductor structure, which includes: a semiconductor substrate; a shallow groove isolation structure, which is located in the semiconductor substrate to isolate a plurality of active regions arranged at intervals; several embedded gate structures, which are located in the active region, have a first doping region and a second doping region; and a position line structure, which is located above the first doping region. The capacitive contact node structure is located above the second doping region, and the insulation structure is located above the shallow groove isolation structure to isolate the adjacent capacitive contact node structure. By applying the embodiment of the utility model, the yield of the fabrication of the capacitive contact node structure is improved, thus avoiding the problem of etching the thicker polysilicon layer between storage nodes in the prior art, resulting in the deviation of the etched pattern easily, thereby affecting the conductive characteristics of the circuit.

【技术实现步骤摘要】
一种半导体结构
本技术涉及半导体存储器
，特别是涉及一种半导体结构。
技术介绍
动态随机存储器(DRAM)是应用非常广泛的半导体产品，其基本存储单元包括一存取晶体管和一电容。随着半导体特征尺寸的不断减小，电容接触节点的面积越来越小，制作难度越来越大。光刻工艺的对准偏差和蚀刻工艺难度的增加严重影响存储器电容接触节点的电学可靠性，导致电容接触电极断路或与相邻接触电极发生短路，降低存储器芯片良率。
技术实现思路
鉴于以上所述现有技术的缺点，本技术的目的在于提供一种半导体结构，用于解决现有技术中存储器电容接触节点由于图形转移偏差导致的良率较差的问题。为实现上述目的及其他相关目的，本技术提供一种半导体结构，包括：半导体衬底；浅沟槽隔离结构，位于所述半导体衬底内，以隔离出多个间隔排布的有源区；若干埋入式栅极结构，位于所述有源区内，所述埋入式栅极结构具有第一掺杂区和第二掺杂区；位线结构，位于所述第一掺杂区上方；电容接触节点结构，位于所述第二掺杂区上方；绝缘结构，位于所述浅沟槽隔离结构上方，用以隔离相邻所述电容接触节点结构。本技术的一种实现方式中，所述绝缘结构包括第一层间介质层和牺牲层，所述第一层间介质层剖面形状为T形，底部与所述浅沟槽隔离结构接触，上部延伸至覆盖所述位线结构，所述牺牲层填充所述T形的两侧，以完全隔离相邻的所述电容接触节点结构。本技术的一种实现方式中，所述电容接触节点结构的高度为所述位线结构高度的30％～60％。本技术的一种实现方式中，还包括：第一介质墙和第二介质墙，且所述第一介质墙和所述第二介质墙为相邻的介质墙；所述第一介质墙和所述第二介质墙相对设置，且所述绝缘结构位于电容存储节点窗口中，其中，所述电容存储节点窗口是由所述第一介质墙、所述第二介质墙、分别与所述第一介质墙和所述第二介质墙相交的相邻两条位线结构所形成的空间区域，且所述第一介质墙和所述第二介质墙的高度高于所述位线结构。本技术的一种实现方式中，所述绝缘结构的顶部为工字型结构。本技术的一种实现方式中，所述牺牲层的厚度为相邻两个位线结构间距的20％-40％。如上所述，在本技术的在本技术的一种半导体结构，通过在衬底上形成绝缘结构，达到形成分离的相邻两个位线结构空间区域的目的；通过绝缘结构可以直接避免相邻的电容接触节点之间的短路等导电材料层沉积的问题，提高电容接触节点结构制作的良率，从而避免了现有技术中蚀刻存储节点之间较厚的多晶硅层，导致刻蚀后的图形容易产生偏差，从而影响电路的导电特性的问题。另外，通过沉积牺牲层覆盖电容存储节点窗口、介质墙、以及相邻位线结构上，然后再刻蚀牺牲层以在电容存储节点窗口中形成第一沟槽，通过控制沉积的牺牲层的厚度可以控制第一沟槽的尺寸和工字型掩模的尺寸，进而精确控制电容接触节点结构的尺寸。又，通过干法蚀刻自对准的蚀刻形成了相互独立的存储接触节点第一沟槽，然后填充导电材料，避免了采用现有技术的NCS蚀刻步骤，因此，避免了在NCS蚀刻的问题，降低制程难度。又，相邻位线结构所形成的掩模结构构成“工”字型氮化硅、氧化硅的结构，有利于减少寄生电容的产生。附图说明图1显示为本技术的半导体结构制作方法的流程示意图。图2-1为本技术实施例的一种俯视示意图。图2-A为图2-1所示的A-A面切面图。图2-B为图2-1所示的B-B面切面图。图2-C为图2-1所示的C-C面切面图。图3-1为本技术实施例的一种俯视示意图。图3-A为图3-1所示的A-A面切面图。图3-C为图3-1所示的C-C面切面图。图4为本技术实施例的一种示意图。图5为本技术实施例的一种示意图。图6为本技术实施例的一种示意图。图7-1为本技术实施例的一种俯视示意图。图7-A为图7-1所示的A-A面切面图。图8-1为本技术实施例的一种俯视示意图。图8-A为图8-1所示的A-A面切面图。图8-B为图8-1所示的B-B面切面图。图8-C为图8-1所示的C-C面切面图。图9-A为图8-1所示的结构蚀刻牺牲层后的A-A面切面图。图9-B为与9-A对应的B-B面切面图。图9-C为图9-A对应的C-C面切面图。图10-1为本技术实施例的一种俯视示意图。图10-A为图10-1所示的A-A面切面图。图10-B为图10-1所示的B-B面切面图。图10-C为图10-1所示的C-C面切面图。图11-A为与图10-A对应的B-B面切面图。图11-B为与图10-B对应的B-B面切面图。图11-C为与图10-C对应的C-C面切面图。图12为本技术实施例的一种俯视示意图。图13为本技术实施例的一种俯视示意图。图14-A为一种A-A面切面效果图。图14-B为一种B-B面切面效果图。图14-C为一种C-C面切面效果图。图15-A为一种A-A面切面效果图。图15-B为一种B-B面切面效果图。图15-C为一种C-C面切面效果图。图16为本技术实施例的一种结构示意图。图17为本技术实施例的一种结构示意图。具体实施方式以下通过特定的具体实例说明本技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本技术的其他优点与功效。本技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本技术的精神下进行各种修饰或改变。请参阅图1-图17。需要说明的是，本实施例中所提供的图示仅以示意方式说明本技术的基本构想，遂图式中仅显示与本技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。需要说明的是，随着几何尺寸按照摩尔定律不断减小，导线的线宽越来越短。在制作电容连接线过程中，由于通孔尺寸、光刻掩膜板与基底对准叠层偏移(Overlay)、深宽比的提高等因素，经由蚀刻步骤后形成的电容接触节点容易因图形的转移偏差而导致后续导电材料填充后出现短路、断路等问题，这降低了器件良率。基于此，本技术实施例提供了一种半导体结构及其制作方法，用于改善半导体中电容接触节点结构在制作过程中所产生的问题。如图1所示，本技术实施例提供了一种半导体结构制作方法，所述方法至少包括：S101，在衬底上形成多个位线结构。需要说明的是，衬底上包含有存储单元区域，包含多个电容存储节点，即用于存储电荷的电容，通过构成晶体管和存储电容的电路连接，实现电荷的存储。如图2-1所示，为一个存储单元区域的结构图，其中，图2-A为图2-1中沿着A-A方向的剖面图，图2-B为图2-1中沿着B-B方向的剖面图，图2-C为图2-1中沿着C-C方向的剖面图。具体地，如图2-1所示，横向上的多个位线结构220与纵向上的多个字线结构210相互交错设置，而形成多个电容存储节点窗口(未标出)；在图2-A中，其剖面示意图中包含例如两个位线结构220(第一位线结构21、第二位线结构22)；相似地，在图2-B中，其剖面示意图中包含例如三个位线结构220，图2-C中，为C-C视角下位线结构每一层结构的具体示意，例如包含绝缘层230，位线接触结构250，位线金属结构260。值得注意的是，在图2-1、图2-A、图2-B、本文档来自技高网...

【技术保护点】
1.一种半导体结构，其特征在于，包括：半导体衬底；浅沟槽隔离结构，位于所述半导体衬底内，以隔离出多个间隔排布的有源区；若干埋入式栅极结构，位于所述有源区内，所述埋入式栅极结构具有第一掺杂区和第二掺杂区；位线结构，位于所述第一掺杂区上方；电容接触节点结构，位于所述第二掺杂区上方；绝缘结构，位于所述浅沟槽隔离结构上方，用以隔离相邻所述电容接触节点结构。

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：半导体衬底；浅沟槽隔离结构，位于所述半导体衬底内，以隔离出多个间隔排布的有源区；若干埋入式栅极结构，位于所述有源区内，所述埋入式栅极结构具有第一掺杂区和第二掺杂区；位线结构，位于所述第一掺杂区上方；电容接触节点结构，位于所述第二掺杂区上方；绝缘结构，位于所述浅沟槽隔离结构上方，用以隔离相邻所述电容接触节点结构。2.根据权利要求1所述的半导体结构，其特征在于，所述绝缘结构包括第一层间介质层和牺牲层，所述第一层间介质层剖面形状为T形，底部与所述浅沟槽隔离结构接触，上部延伸至覆盖所述位线结构，所述牺牲层填充所述T形的两侧，以完全隔离相邻的所述电容接触节点结构。3.根据权利要求1所述的半导体结构，其特征在于，所述...

【专利技术属性】
技术研发人员：吴公一，陈龙阳，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽,34