子字线驱动器和相关的半导体存储器设备制造技术

提供了半导体存储器设备。半导体存储器设备包括连接到第一字线的第一保持器晶体管。半导体存储器设备还包括连接到第二字线的第二保持器晶体管。第一保持器晶体管和第二保持器晶体管具有合并的沟道。在一些实施例中，第一保持器晶体管和第二保持器晶体管位于子字线驱动器中。

【技术实现步骤摘要】
子字线驱动器和相关的半导体存储器设备相关申请的交叉引用本申请要求于2017年12月18日在韩国知识产权局提交的韩国专利申请No.10-2017-0174402的优先权，其公开内容通过引用整体并入文本。
本公开涉及半导体存储器设备，更具体地，涉及用于驱动字线的子字线驱动器和包括子字线驱动器的半导体存储器设备。
技术介绍
基于用户对高性能的需求，在各种电子系统中使用的半导体存储器设备的容量和速度正在增大。具体地，易失性存储器设备的典型示例可以是动态随机存取存储器(dynamicrandomaccessmemory，DRAM)。DRAM的存储器单元以电荷形式存储数据，这些电荷在单元电容器中充电。DRAM通过使用字线和位线向/从存储器单元中写入/读取数据。连接到字线的存储器单元可以构成一行，并且可以基于施加到字线的电压来操作。随着DRAM容量的增大，连接到一个字线的存储器单元的数量可能增加，并且字线之间的距离(或单元间距)可能缩小。在字线电压被施加到与更多存储器单元相连的字线的情况下，可能发生速度延迟问题。为了改善字线电压的延迟，可以采用将一个字线划分成多个子字线并通过使用子字线驱动器SWD驱动每个子字线的技术。然而，即使字线之间的距离(或单元间距)随着集成度的提高而缩小，子字线驱动器SWD尺寸的减小也是有限的。如果用于提供作为高电压的字线电压VPP的子字线驱动器的晶体管的尺寸减小，则晶体管可能由于高压应力而劣化。
技术实现思路
本专利技术构思的实施例提供一种子字线驱动器，该子字线驱动器即使单元间距相对较小也具有抗劣化性(resistancetodegradation)，以及包括该子字线驱动器的半导体存储器设备。根据一些示例实施例，半导体存储器设备可以包括第一子字线驱动器，该第一子字线驱动器包括第一保持器晶体管，该第一保持器晶体管被配置为响应于驱动信号向第一字线供应负电压。半导体存储器设备可以包括第二子字线驱动器，该第二子字线驱动器包括第二保持器晶体管，该第二保持器晶体管被配置为响应于驱动信号向第二字线供应负电压。第一保持器晶体管和第二保持器晶体管可以共同包括第一有源图案，该第一有源图案在与第一字线和第二字线交叉的第一方向上延伸，并且通过第一直接接触和第二直接接触分别与第一字线和第二字线连接。第一保持器晶体管和第二保持器晶体管可以共同包括第二有源图案，该第二有源图案在与第一方向交叉的第二方向上从第一有源图案突出，并且与被配置为供应负电压的第三直接接触连接。此外，第一保持器晶体管和第二保持器晶体管可以包括在第一有源图案的一部分上的栅极图案。根据一些示例实施例，半导体存储器设备的子字线驱动器可以包括衬底，该衬底包括多个保持器晶体管的第一漏极区域和第二漏极区域，以及多个保持器晶体管的公共源极区域。多个保持器晶体管可以被配置为将多个无源(inactive)字线耦合到负电压。此外，半导体存储器设备的子字线驱动器可以包括多个保持器晶体管的公共栅电极。多个保持器晶体管的公共源极区域可以与多个保持器晶体管的第一漏极区域和第二漏极区域不共线。根据一些示例实施例，半导体存储器设备可以包括第一保持器晶体管，该第一保持器晶体管连接到第一字线，并且被配置为响应于驱动信号向第一字线供应电压。此外，半导体存储器设备可以包括第二保持器晶体管，该第二保持器晶体管连接到第二字线，并且被配置为响应于驱动信号向第二字线供应电压。第一保持器晶体管和第二保持器晶体管可以具有合并的通道。附图说明通过参考附图详细描述本专利技术构思的示例实施例，本专利技术构思的上述以及其他目的和特征将变得显而易见。图1是示出根据本专利技术构思的一些实施例的动态随机存取存储器设备的核心结构的框图。图2是示出根据本专利技术构思的一些实施例的相邻子字线驱动器的框图。图3是示出图2中所示出的子字线驱动器的结构的电路图。图4是示出图3的子字线驱动器的操作的波形图。图5是示出图3中的合并保持晶体管的布局的视图。图6是沿图5的线A-A’截取的合并保持晶体管的截面图。图7是沿图5中的线B-B’截取的合并保持晶体管的截面图。图8是示意性地示出根据本专利技术构思的一些实施例的保持晶体管的沟道形状的视图。图9示出了根据本专利技术构思的一些实施例的合并保持晶体管的示例的布局。图10示出了根据本专利技术构思的一些实施例的合并保持晶体管的示例的布局。图11示出了构成本专利技术构思的子字线驱动器的保持晶体管级的示例布局。图12是示出根据本专利技术构思的一些实施例的包括半导体存储器设备的计算系统的框图。图13是示出根据本专利技术构思的一些实施例的包括DRAM的三维堆叠存储器芯片的结构的框图。图14是示出根据本专利技术构思的一些实施例的包括DRAM的堆叠存储器芯片的结构的框图。具体实施方式以下，将通过参考附图解释本专利技术构思的实施例来详细描述本专利技术构思。附图中相同的附图标记表示相同的元件，并且可以省略对相同元件的多余说明。下面，同步DRAM(synchronousDRAM，SDRAM)可以被用作半导体器件的示例以用于描述本专利技术构思的特征和功能。然而，鉴于本文公开的内容，本领域技术人员可以容易地理解本专利技术构思的其他优点、应用和性能。因此，可以通过其他实施例来实施或应用本专利技术构思。图1是示出根据本专利技术构思的一些实施例的动态随机存取存储器设备(DRAM)的核心结构的框图。参考图1，DRAM100可以包括行解码器110、预解码器(PXIGEN.)112和114、驱动电压发生器(PXIDGEN.)120、122、124和126、子字线驱动器(SWD)130、140、160和170、读出放大器(senseamplifier，SA)(例如，SA块)190、单元阵列192和节部(conjunction)194。这里，因为本专利技术构思涉及子字线驱动器，可以省略与列选择结构相关的描述。行解码器110响应于输入行地址RADD选择要访问的存储器单元的字线。行解码器110对输入行地址RADD进行解码，以生成用于使能对应字线的字线使能信号NWEI<n>(n是大于“0”的整数)。行解码器110的字线使能信号NWEI<n>可以在与所选择的存储器单元相关联的写入操作模式和读取操作模式下激活。并且，在自刷新操作模式下，行解码器110可以对从地址计数器生成的行地址RADD进行解码，并且可以使能对相字线。预解码器112和114响应于行地址RADD生成预解码信号PXI<0>、PXI<1>、PXI<2>、PXI<3>等。例如，预解码器112和114可以对行地址RADD的低位进行解码，以生成与所选择的字线相对应的预解码信号PXI<j>(j是大于“0”的整数)。预解码信号PXI<j>通过主字线被发送到节部194内的驱动电压发生器120、122、124和126。驱动电压发生器120、122、124和126响应于预解码信号PXI<0>、PXI<1>、PXI<2>、PXI<3>等生成用于驱动字线的驱动信号PXID<i>和PXIB<i>。随着半导体存储器设备的集成度和速度变得更高，用于驱动字线的高电压VPP的电平可能对半导体存储器设备的可本文档来自技高网...

【技术保护点】
1.一种半导体存储器设备，包括：第一子字线驱动器，包括第一保持器晶体管，所述第一保持器晶体管被配置为响应于驱动信号向第一字线供应负电压；和第二子字线驱动器，包括第二保持器晶体管，所述第二保持器晶体管被配置为响应于所述驱动信号向第二字线供应所述负电压，其中，所述第一保持器晶体管和所述第二保持器晶体管共同包括：第一有源图案，在与所述第一字线和所述第二字线交叉的第一方向上延伸，并且通过第一直接接触和第二直接接触分别与所述第一字线和所述第二字线连接；第二有源图案，在与第一方向交叉的第二方向上从所述第一有源图案突出，并且与被配置为供应所述负电压的第三直接接触连接；和栅极图案，在所述第一有源图案的一部分上。

【技术特征摘要】
2017.12.18 KR 10-2017-01744021.一种半导体存储器设备，包括：第一子字线驱动器，包括第一保持器晶体管，所述第一保持器晶体管被配置为响应于驱动信号向第一字线供应负电压；和第二子字线驱动器，包括第二保持器晶体管，所述第二保持器晶体管被配置为响应于所述驱动信号向第二字线供应所述负电压，其中，所述第一保持器晶体管和所述第二保持器晶体管共同包括：第一有源图案，在与所述第一字线和所述第二字线交叉的第一方向上延伸，并且通过第一直接接触和第二直接接触分别与所述第一字线和所述第二字线连接；第二有源图案，在与第一方向交叉的第二方向上从所述第一有源图案突出，并且与被配置为供应所述负电压的第三直接接触连接；和栅极图案，在所述第一有源图案的一部分上。2.根据权利要求1所述的半导体存储器设备，其中所述第一保持器晶体管和所述第二保持器晶体管的单个沟道位于第一直接接触、第二直接接触和第三直接接触之间。3.根据权利要求2所述的半导体存储器设备，其中，所述单个沟道包括“T”形。4.根据权利要求1所述的半导体存储器设备，其中，所述第一保持器晶体管包括第一NMOS晶体管；并且其中，所述第二保持器晶体管包括第二NMOS晶体管。5.根据权利要求1所述的半导体存储器设备，其中，所述第一子字线驱动器还包括：第一上拉晶体管，被配置为响应于第一字线使能信号将所述第一字线上拉至比所述负电压高的高电压；和第一下拉晶体管，被配置为响应于所述第一字线使能信号将所述第一字线下拉至所述负电压。6.根据权利要求5所述的半导体存储器设备，其中，所述第二子字线驱动器还包括：第二上拉晶体管，被配置为响应于第二字线使能信号将所述第二字线上拉至所述高电压；和第二下拉晶体管，被配置为响应于第二字线使能信号将所述第二字线下拉至所述负电压。7.根据权利要求1所述的半导体存储器设备，其中，所述第一子字线驱动器和所述第二子字线驱动器彼此相邻，并且其中，所述半导体存储器设备还包括寄生晶体管，所述寄生晶体管位于所述第一子字线驱动器和所述第二子字线驱动器之间并且连接到所述第一字线和所述第二字线。8.根据权利要求1所述的半导体存储器设备，所述第一保持器晶体管和所述第二保持器晶体管共同还包括第四直接触，所述第四直接触位于所述栅极图案上并且被配置为将所述驱动信号提供给所述栅极图案，其中所述栅极图案与所述第二有源图案接触并且包括凸多边形、椭圆形或圆形的形状。9.一种半导体存储器设备的子字线驱动器，所述子字线驱...

【专利技术属性】
技术研发人员：元福渊，权赫准，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR