流水线高吞吐量分层LDPC解码器架构制造技术

本公开的某些方面一般涉及用于解码低密度奇偶校验(LDPC)码的方法和装置，并且尤其涉及用于解决存储器一致性和冲突问题的高解码吞吐量的深度流水线分层LDPC解码器架构。本公开的各方面提出了用于缓解流水线延迟的技术，例如，通过放宽更新比特LLR和计算校验节点消息之间的依赖性，使得对于特定行，校验节点处理可以使用最新的可用的比特LLR(例如，过时的比特LLR)而非等待最新的更新(例如，经更新的比特LLR)发生。通过将最新的可用的比特LLR存储在LLR存储器中并使用旧的和新的校验节点消息之间的差异来更新比特LLR以避免存储器一致性冲突。此外，逻辑上将LLR存储器拆分成双组使得解码器能够同时从存储器的两个组读取或写入，由此增加读/写带宽。基于例如PCM中的各行之间的依赖性来有利地选择奇偶校验矩阵行(PCM)计算次序、对存储器中的校验节点消息和比特LLR更新进行排序、和/或选择存储器组以存储校验节点消息和比特LLR更新，缓解了存储器冲突/一致性错误并减少了流水线处理延迟。

Pipeline High Throughput Layered LDPC Decoder Architecture

Some aspects of the disclosure generally relate to methods and devices for decoding low density parity check (LDPC) codes, and in particular to a deep pipelined layered LDPC decoder architecture with high decoding throughput for solving memory consistency and collision problems. Various aspects of the disclosure propose techniques for mitigating pipeline latency, such as relaxing the dependence between update bit LLR and compute check node messages so that for specific rows, check node processing can use the latest available bit LLR (e.g., outdated bit LLR) instead of waiting for the latest update (e.g., updated bit LLR). To avoid memory consistency conflicts, the latest available bit LLR is stored in LLR memory and updated by using differences between old and new check node messages. In addition, the LLR memory is logically divided into two groups so that the decoder can read or write from the two groups of the memory at the same time, thereby increasing the read/write bandwidth. Selecting parity check matrix rows (PCM) computing order based on dependencies among rows in PCM, sorting check node messages and bit LLR updates in memory, and/or selecting memory groups to store check node messages and bit LLR updates can alleviate memory collision/consistency errors and reduce pipeline processing latency.

【技术实现步骤摘要】
【国外来华专利技术】流水线高吞吐量分层LDPC解码器架构相关申请的交叉引用本申请要求于2016年11月2日提交的美国临时专利申请S/N.62/416,584、以及于2017年9月22日提交的美国专利申请No.15/712,845的权益，这两篇申请的全部内容通过援引纳入于此。
本公开的某些方面一般涉及用于无线通信的方法和装置，并且尤其涉及深度流水线高吞度量低密度奇偶校验(LDPC)解码器架构。引言无线通信系统被广泛部署以提供诸如语音、数据等等各种类型的通信内容。这些系统可以是能够通过共享可用系统资源(例如，带宽和发射功率)来支持与多个用户的通信的多址系统。此类多址系统的示例包括长期演进(LTE)系统、码分多址(CDMA)系统、时分多址(TDMA)系统、频分多址(FDMA)系统、第三代伙伴项目(3GPP)长期演进(LTE)系统、高级长期演进(LTE-A)系统、以及正交频分多址(OFDMA)系统。一般而言，无线多址通信系统能同时支持多个无线节点的通信。每个节点经由前向和反向链路上的传输与一个或多个基站通信。前向链路(或下行链路)是指从基站至节点的通信链路，而反向链路(或上行链路)是指从节点至基站的通信链路。通信链路可经由单输入单输出、多输入单输出或多输入多输出(MIMO)系统来建立。在现代信息时代，二进制值(例如，1和0)被用来表示和传达各种类型的信息，诸如视频、音频、统计信息等。遗憾的是，在二进制数据的存储、传输和/或处理期间，差错可能被无意地引入；例如，1可能被改变成0，或者反之。一般而言，在数据传输的情形中，接收机在存在噪声或失真的情况下观察每个收到比特，并且只获得对该比特的值的指示。在这些境况下，所观察到的值被解读为“软”比特的源。软比特指示对该比特的值的优选估计(例如，1或0)连同对该估计的可靠性的某种指示。虽然差错数量可能相对较低，但是即使少量差错或失真程度也可导致数据不可用或在传输差错的情形中可能使得必须重传数据。为了提供检查差错并且在一些情形中纠正差错的机制，可对二进制数据进行编码以引入精心设计的冗余度。对数据单元的编码产生通常所称的码字。由于其冗余度，码字通常将包括比从其产生该码字的输入数据单元更多的比特。冗余比特由编码器添加至所传送的比特流以创建码字。当由所传送的码字产生的信号被接收或处理时，该信号中观察到的码字中所包括的冗余信息可被用于标识和/或纠正收到信号中的差错或从收到信号中移除畸变，以便恢复原始数据单元。此类检错和/或纠错可被实现为解码过程的一部分。在不存在差错的情况下或者在可纠正差错或失真的情形中，解码可被用来从正被处理的源数据中恢复被编码的原始数据单元。在不可恢复的差错的情形中，解码过程可产生关于无法完全恢复原始数据的某种指示。对解码失败的此类指示可被用来发起数据的重传。随着增加的对光纤线在数据通信中的使用以及可从/向数据存储设备(例如，盘驱动器、磁带等)读取/存储数据的速率的增大，存在不仅对数据存储和传输容量的高效使用而且对以高速率来编码和解码数据的能力的日益增长的需要。虽然编码效率和高数据率是重要的，但是对于实际上供在宽广范围的设备(例如，消费者设备)中使用的编码和/或解码系统而言，重要的是编码器和/或解码器能够以合理成本来实现。通信系统通常需要以若干不同速率操作。使实现尽可能简单且提供以不同速率进行的编码和解码的一种方式是使用可调节的低密度奇偶校验(LDPC)码。具体而言，可以通过对低速率码进行穿孔来生成较高速率LDPC码。这些多址技术已经在各种电信标准中被采纳以提供使不同的无线设备能够在城市、国家、地区、以及甚至全球级别上进行通信的共同协议。新兴电信标准的示例是新无线电(NR)。NR是对由第三代伙伴项目(3GPP)颁布的LTE移动标准(例如，5G无线电接入)的增强集。NR被设计成通过改善频谱效率来更好地支持移动宽带因特网接入、降低成本、改善服务、利用新频谱、并且更好地与在下行链路(DL)和上行链路(UL)上使用具有循环前缀(CP)的OFDMA的其他开放标准进行整合，以及支持波束成形、多输入多输出(MIMO)天线技术和载波聚集。随着对移动宽带接入的需求的持续增长，存在对NR技术中的进一步改进的需要。优选地，这些改进应当适用于其他多址技术以及采用这些技术的电信标准。改进的一个领域是适用于NR的编码/解码领域。例如，期望用于NR的高性能LDPC码的技术。简要概述本公开的系统、方法和设备各自具有若干方面，其中并非仅靠任何单一方面来负责其期望属性。在不限定如所附权利要求所表述的本公开的范围的情况下，现在将简要地讨论一些特征。在考虑本讨论后，并且尤其是在阅读题为“详细描述”的章节之后，将理解本公开的特征是如何提供包括无线网络中的接入点与站之间的改进通信在内的优点的。本公开的某些方面提出了一种用于执行低密度奇偶校验(LDPC)解码的方法。示例性方法一般包括：接收对应于使用LDPC编码来编码的比特的对数似然比(LLR)；更新对应于奇偶校验矩阵(PCM)的列的每个经编码比特的LLR，该LLR指示每个经编码比特的值的概率)；通过处理PCM的行内的每个LLR来为每个经编码比特确定该行的后验LLR，其中对于第一组经编码比特，确定后验LLR包括使用第一数目的过时的LLR，并且其中对于第二组经编码比特，确定后验LLR包括使用第二数目的经更新的LLR，其中第一组经编码比特和第二组经编码比特包括全部经编码比特；以及利用LLR来对经编码比特进行解码。本公开的某些方面提出了一种用于执行低密度奇偶校验(LDPC)解码的装置。该装置一般包括至少一个处理器，其被配置成：接收对应于使用LDPC编码来编码的比特的对数似然比(LLR)；更新对应于奇偶校验矩阵(PCM)的列的每个经编码比特的LLR，该比特LLR指示每个经编码比特的值的概率；通过处理PCM的行内的每个LLR来为每个经编码比特确定该行的后验LLR，其中对于第一组经编码比特，确定后验LLR包括使用第一数目的过时的LLR，并且其中对于第二组经编码比特，确定后验LLR包括使用第二数目的经更新的LLR，其中第一组经编码比特和第二组经编码比特包括全部经编码比特；以及利用LLR来对经编码比特进行解码。该装置一般还包括与该至少一个处理器耦合的存储器。本公开的某些方面提出了一种用于执行低密度奇偶校验(LDPC)解码的装备。该装备一般包括：用于接收对应于使用LDPC编码来编码的比特的对数似然比(LLR)的装置；用于更新对应于奇偶校验矩阵(PCM)的列的每个经编码比特的LLR的装置，该LLR指示每个经编码比特的值的概率；用于通过处理PCM的行内的每个LLR来为每个经编码比特确定该行的后验LLR的装置，其中对于第一组经编码比特，确定后验LLR包括使用第一数目的过时的LLR，并且其中对于第二组经编码比特，确定后验LLR包括使用第二数目的经更新的LLR，其中第一组经编码比特和第二组经编码比特包括全部经编码比特；以及用于利用LLR来对经编码比特进行解码的装置。本公开的某些方面提出了一种用于执行低密度奇偶校验(LDPC)解码的非瞬态计算机可读介质。该非瞬态计算机可读介质一般包括在被至少一个处理器执行时将所述至少一个处理器配置成执行以下动作的指令：接收对应于使用LDPC编码来编码的比本文档来自技高网...

【技术保护点】
1.一种用于执行低密度奇偶校验(LDPC)解码的方法，所述方法包括：接收对应于使用LDPC编码来编码的比特的对数似然比(LLR)；更新对应于奇偶校验矩阵(PCM)的列的每个经编码比特的所述LLR，所述比特LLR指示每个经编码比特的值的概率；通过处理所述PCM的行内的每个LLR来为每个经编码比特确定所述行的后验LLR，其中对于第一组经编码比特，确定所述后验LLR包括使用第一数目的过时的LLR，并且其中对于第二组经编码比特，确定所述后验LLR包括使用第二数目的经更新的LLR，其中所述第一组经编码比特和所述第二组经编码比特包括全部经编码比特；利用所述LLR来解码所述经编码比特。

【技术特征摘要】
【国外来华专利技术】2016.11.02 US 62/416,584;2017.09.22 US 15/712,8451.一种用于执行低密度奇偶校验(LDPC)解码的方法，所述方法包括：接收对应于使用LDPC编码来编码的比特的对数似然比(LLR)；更新对应于奇偶校验矩阵(PCM)的列的每个经编码比特的所述LLR，所述比特LLR指示每个经编码比特的值的概率；通过处理所述PCM的行内的每个LLR来为每个经编码比特确定所述行的后验LLR，其中对于第一组经编码比特，确定所述后验LLR包括使用第一数目的过时的LLR，并且其中对于第二组经编码比特，确定所述后验LLR包括使用第二数目的经更新的LLR，其中所述第一组经编码比特和所述第二组经编码比特包括全部经编码比特；利用所述LLR来解码所述经编码比特。2.如权利要求1所述的方法，其特征在于，更新所述LLR是基于对应的后验LLR的。3.如权利要求2所述的方法，其特征在于，基于所述对应的后验LLR来更新所述LLR包括：基于对应的过时的后验LLR与对应的经更新的后验LLR之间的差异来更新所述LLR。4.如权利要求1所述的方法，其特征在于，进一步包括：将对应于第三组经编码比特的第一组经更新的LLR存储在第一存储器组中，以及将对应于第四组经编码比特的第二组经更新的LLR存储在第二存储器组中，其中所述第三组经编码比特和所述第四组经编码比特包括全部经编码比特。5.如权利要求4所述的方法，其特征在于，进一步包括：在从所述第一存储器组进行读取的同时从所述第二存储器组进行读取。6.如权利要求4所述的方法，其特征在于，进一步包括：基于所述PCM的各行之间的依赖性来为所述第三组经编码比特或所述第四组经编码比特选择比特。7.如权利要求6所述的方法，其特征在于，进一步包括：基于所述PCM中的各行之间的依赖性来确定用于更新所述比特LLR的次序。8.如权利要求1所述的方法，其特征在于，利用所述LLR来对所述经编码比特进行解码包括：利用所述LLR在所述经编码比特上执行分层解码。9.一种用于执行低密度奇偶校验(LDPC)解码的装置，包括：至少一个处理器，其被配置成：接收对应于使用LDPC编码来编码的比特的对数似然比(LLR)；更新对应于奇偶校验矩阵(PCM)的列的每个经编码比特的所述LLR，所述比特LLR指示每个经编码比特的值的概率；通过处理所述PCM的行内的每个LLR来为每个经编码比特确定所述行的后验LLR，其中对于第一组经编码比特，确定所述后验LLR包括使用第一数目的过时的LLR，并且其中对于第二组经编码比特，确定所述后验LLR包括使用第二数目的经更新的LLR，其中所述第一组经编码比特和所述第二组经编码比特包括全部经编码比特；以及利用所述LLR来解码所述经编码比特；以及与所述至少一个处理器耦合的存储器。10.如权利要求9所述的装置，其特征在于，更新所述LLR是基于对应的后验LLR的。11.如权利要求10所述的装置，其特征在于，基于所述对应的后验LLR来更新所述LLR包括：基于对应的过时的后验LLR与对应的经更新的后验LLR之间的差异来更新所述LLR。12.如权利要求9所述的装置，其特征在于，所述至少一个处理器被进一步配置成：将对应于第三组经编码比特的第一组经更新的LLR存储在第一存储器组中，并且将对应于第四组经编码比特的第二组经更新的LLR存储在第二存储器组中，其中所述第三组经编码比特和所述第四组经编码比特包括全部经编码比特，并且其中所述存储器包括所述第一存储器组和所述第二存储器组。13.如权利要求12所述的装置，其特征在于，所述至少一个处理器被进一步配置成在从所述第一存储器组进行读取的同时从所述第二存储器组进行读取。14.如权利要求12所述的装置，其特征在于，所述至少一个处理器被进一步配置成：基于所述PCM中的各行之间的依赖性来为所述第三组经编码比特或所述第四组经编码比特选择比特。15.如权利要求14所述的装置，其特征在于，所述至少一个处理器被进一步配置成：基于所述PCM中的各行之间的依赖性来确定用于更新所述比特LLR的次序。16.如权利要求9所述的装置，其特征在于，所述至少一个处理器被配置成：通过利用所述LLR在所述经编码比特上执行分层解码来利用所述LLR对所述经编码...

【专利技术属性】
技术研发人员：V·隆科，G·瓦拉特卡，T·J·理查德森，Y·曹，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US