薄膜晶体管及其制备方法、阵列基板、显示面板及装置制造方法及图纸

本发明专利技术涉及显示技术领域，公开一种薄膜晶体管及其制备方法、阵列基板、显示面板及装置。其中，薄膜晶体管，包括基板和位于所述基板上的有源层；所述有源层包括多晶硅层，所述有源层具有沟道区域和分别位于所述沟道区域两侧的两个电极连接区域；其中，所述沟道区域包括沿一个所述电极连接区域至另一个所述电极连接区域方向间隔设置的多段轻掺杂区、以及位于所述多段轻掺杂区之间的沟道。上述薄膜晶体管(Poly‑Si TFT)可以有效抑制漏电流的产生，产生的漏电流较小，良率较高。

【技术实现步骤摘要】
薄膜晶体管及其制备方法、阵列基板、显示面板及装置
本专利技术涉及显示
，特别涉及一种薄膜晶体管及其制备方法、阵列基板、显示面板及装置。
技术介绍
低温多晶硅薄膜晶体管(LTPSTFT)，最大的缺点在于漏电流(LeakageCurrent)或称关态电流(Off-stateCurrent)无法有效抑制，一般来说LTPSTFT漏电流为非晶硅的十至百倍，且约有17％的LTPSTFT良率下降来自于漏电流。并且，目前新产品的发展趋势为低功耗，这就要求更低的刷新频率和更小的漏电流；因此，如何有效的抑制漏电流的产生是LTPSTFT的重要研究方向之一。
技术实现思路
本专利技术公开了一种薄膜晶体管及其制备方法、阵列基板、显示面板及装置，目的是改善LTPSTFT的性能，提高良率。为达到上述目的，本专利技术提供以下技术方案：一种薄膜晶体管，包括基板和位于所述基板上的有源层；所述有源层包括多晶硅层，所述有源层具有沟道区域和分别位于所述沟道区域两侧的两个电极连接区域；其中，所述沟道区域包括沿一个所述电极连接区域至另一个所述电极连接区域方向间隔设置的多段轻掺杂区、以及位于所述多段轻掺杂区之间的沟道。上述薄膜晶体管(Poly-SiTFT)中，由于在沟道区域内形成了多段轻掺杂区，等效在TFT开关内串联了多个电阻，从而可以使水平方向电场减小，进而降低电场加速引起的碰撞电离所产生的热载流子几率，因此可以一定程度上抑制漏电流的产生；并且，通过设置多段轻掺杂区，可以形成多段电势势垒，进而形成电势缓冲，以进一步减小由于电场加速引起的碰撞电离所产生的热载流子几率，进而，可以进一步抑制漏电流的产生；因此，综上所述，上述TFT的漏电流较小，良率较高。可选的，所述两个电极连接区域为重掺杂区域。可选的，所述沟道区域与所述两个电极连接区域相连的两端分别为两段所述轻掺杂区。可选的，所述沟道区域中，两端的两段轻掺杂区的宽度大于中间的各段轻掺杂区的宽度。可选的，所述中间的各段轻掺杂区的宽度相等。可选的，所述沟道区域包括四段所述轻掺杂区。可选的，各段所述沟道的宽度相等。可选的，所述沟道区域中，所述轻掺杂区的宽度与所述沟道的宽度的比例小于1。可选的，所述薄膜晶体管，还包括位于所述有源层上的栅极，所述栅极的两端边沿在基板上的正投影与所述沟道区域中连接两个电极连接区域的两端边沿在基板上的正投影分别对齐。一种阵列基板，包括上述任一技术方案所述的薄膜晶体管。一种显示面板，包括上述技术方案中所述的阵列基板。一种显示装置，包括上述技术方案中所述的显示面板。一种如上述任一技术方案所述的薄膜晶体管的制备方法，包括以下步骤：在基板上制备多晶硅层，采用第一次构图工艺形成有源层的图形；采用掩膜板对所述多晶硅层进行轻掺杂、以形成间隔设置的多段轻掺杂区。可选的，所述形成间隔设置的多段轻掺杂区之后，还包括：在所述多晶硅层上形成金属层，通过第二次构图工艺形成栅极的图形；所述栅极的两端边沿在基板上的正投影，与所述沟道区域中连接两个电极连接区域的两端边沿在基板上的正投影分别对齐；采用栅极或者第二次构图工艺中留下的光刻胶作为掩膜，对所述多晶硅层进行重掺杂、以使所述两个电极连接区域变成重掺杂区域。附图说明图1为本专利技术实施例提供的一种薄膜晶体管的结构示意图；图2为本专利技术实施例提供的一种薄膜晶体管在制备过程中形成多晶硅层后的结构示意图；图3为本专利技术实施例提供的一种薄膜晶体管在多晶硅层上设置掩膜板后的结构示意图；图4为本专利技术实施例提供的一种薄膜晶体管在多晶硅层中形成轻掺杂区后的结构示意图；图5为本专利技术实施例提供的一种薄膜晶体管在多晶硅层上形成栅极后的结构示意图；图6为本专利技术实施例提供的一种薄膜晶体管在多晶硅层中形成重掺杂区后的结构示意图；图7为本专利技术实施例提供的一种薄膜晶体管在剥离了栅极上的PR胶后的结构示意图；图8为本专利技术实施例提供的一种薄膜晶体管的制备方法流程图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。第一方面，如图1和图7所示，本专利技术实施例提供了一种薄膜晶体管(TFT)，该薄膜晶体管包括基板1和位于所述基板1上的有源层2；所述有源层2包括多晶硅层，具有沟道区域21和分别位于所述沟道区域21两侧的两个电极连接区域22；其中，所述沟道区域21包括沿一个所述电极连接区域22至另一个所述电极连接区域22方向间隔设置的多段轻掺杂区(LDD)211、以及位于多段轻掺杂区之间的沟道212。上述薄膜晶体管(Poly-SiTFT)中，由于在沟道区域21内形成了多段LDD211，等效在TFT开关内串联了多个电阻，从而可以使水平方向电场减小，进而降低电场加速引起的碰撞电离所产生的热载流子几率，因此可以一定程度上抑制漏电流的产生；并且，通过设置为多段LDD211，可以形成多段电势势垒，进而形成电势缓冲，以进一步减小由于电场加速引起的碰撞电离所产生的热载流子几率，进而，可以进一步抑制漏电流的产生；因此，综上所述，上述TFT的漏电流较小，良率较高。具体的，如图1所示，沟道区域21中，多段沟道212与多段轻掺杂区211交替设置，即，沟道区域21包络间隔设置的多段沟道212。如图1和图7所示，一种具体的实施例中，所述两个电极连接区域22为重掺杂区域。进一步的，所述沟道区域21与所述两个电极连接区域22相连的两端分别为两段所述轻掺杂区211；进而，从一个所述电极连接区域22至另一个所述电极连接区域22方向，有源层2中各区域依次为：重掺杂区-轻掺杂区211-沟道212-···轻掺杂区211···-沟道212-轻掺杂区211-重掺杂区；此时，沟道区域21两端的两段轻掺杂区211，可以分别作为两个重掺杂区与沟道212之间的过渡区。示例性的，所述沟道区域21可以包括四段所述轻掺杂区211，此时，从一个所述电极连接区域22至另一个所述电极连接区域22方向，有源层2中各区域依次为：重掺杂区-轻掺杂区211-沟道212-轻掺杂区211-沟道212-轻掺杂区211-沟道212-轻掺杂区211-重掺杂区。示例性的，所述沟道区域21中，两端的两段轻掺杂区211的宽度可以大于中间的各段轻掺杂区211的宽度，即作为过渡区的两段轻掺杂区211宽度较大，从而可以有效减小重掺杂与沟道212之间的电场，进而有效抑制漏电流的产生。具体的，本专利技术中所述的‘宽度’，均是指从一个所述电极连接区域22至另一个所述电极连接区域22方向的尺寸。示例性的，所述沟道区域21中间的各段轻掺杂区211的宽度可以相等。进一步的，相邻轻掺杂区211之间的间隔可以一致，换句话说，即各段沟道212的宽度也相等。此时，可以形成多段势垒相等的电势差，进而产生的电势缓冲效果较好，从而对漏电流的抑制效果较好。示例性的，所述沟道区域21中，轻掺杂区211的宽度与相邻轻掺杂区211之间的间隔宽度的比例小于1，换句话说，即轻掺杂区211宽度与沟道212宽度的比例小于1，亦或是，每段沟道212的宽度大于每段轻掺杂区211的宽度。如图1和图7所示，一种具体的实施例中，本专利技术提供的T本文档来自技高网...

【技术保护点】
1.一种薄膜晶体管，其特征在于，包括基板和位于所述基板上的有源层；所述有源层包括多晶硅层，所述有源层具有沟道区域和分别位于所述沟道区域两侧的两个电极连接区域；其中，所述沟道区域包括沿一个所述电极连接区域至另一个所述电极连接区域方向间隔设置的多段轻掺杂区、以及位于所述多段轻掺杂区之间的沟道。

【技术特征摘要】
1.一种薄膜晶体管，其特征在于，包括基板和位于所述基板上的有源层；所述有源层包括多晶硅层，所述有源层具有沟道区域和分别位于所述沟道区域两侧的两个电极连接区域；其中，所述沟道区域包括沿一个所述电极连接区域至另一个所述电极连接区域方向间隔设置的多段轻掺杂区、以及位于所述多段轻掺杂区之间的沟道。2.如权利要求1所述的薄膜晶体管，其特征在于，所述两个电极连接区域为重掺杂区域。3.如权利要求2所述的薄膜晶体管，其特征在于，所述沟道区域与所述两个电极连接区域相连的两端分别为两段所述轻掺杂区。4.如权利要求3所述的薄膜晶体管，其特征在于，所述沟道区域中，两端的两段轻掺杂区的宽度大于中间的各段轻掺杂区的宽度。5.如权利要求4所述的薄膜晶体管，其特征在于，所述中间的各段轻掺杂区的宽度相等。6.如权利要求3所述的薄膜晶体管，其特征在于，所述沟道区域包括四段所述轻掺杂区。7.如权利要求1所述的薄膜晶体管，其特征在于，各段所述沟道的宽度相等。8.如权利要求7所述的薄膜晶体管，其特征在于，所述沟道区域中，所述轻掺杂区的宽度与所述沟道的宽度的比例小于1。9.如权利要求1-8...

【专利技术属性】
技术研发人员：郭志轩，王凤国，方业周，武新国，刘弘，李凯，田亮，张诗雨，
申请(专利权)人：京东方科技集团股份有限公司，鄂尔多斯市源盛光电有限责任公司，
类型：发明
国别省市：北京,11