阵列基板行驱动电路及显示面板制造技术

本发明专利技术涉及一种阵列基板行驱动电路及显示面板。该阵列基板行驱动电路包括：级联在一起的多个单级阵列基板行驱动电路以及至少一虚拟测试单元，从版图上来看，所述虚拟测试单元中与单级阵列基板行驱动电路中的薄膜晶体管的数量、摆放方式、位置及大小均一致；所述虚拟测试单元中每个薄膜晶体管的源极、漏极及栅极三端均分别设有相应的过孔并与相应的过孔连接，虚拟测试单元中每个薄膜晶体管之间没有连接。本发明专利技术还提供了相应的显示面板。本发明专利技术的阵列基板行驱动电路及显示面板提出了一种利于解析的虚拟测试单元摆放方案；通过在阵列基板行驱动电路区摆放虚拟测试单元，利用虚拟测试单元能快速测量相应薄膜晶体管的电性，从而使整个电路利于解析。

【技术实现步骤摘要】
阵列基板行驱动电路及显示面板
本专利技术涉及显示
，尤其涉及一种阵列基板行驱动电路及显示面板。
技术介绍
阵列基板行驱动(GateDriverOnArray，简称GOA)，也就是利用现有薄膜晶体管液晶显示器中的阵列制程将栅极行扫描驱动信号电路制作在阵列基板上，实现对栅极逐行扫描的驱动方式。当面板出现显示异常时，需要采用多方面手段对面板进行解析，找出异常的原因，但是随着面板尺寸的不断变大，很难很迅速地找出问题的根源。为了快速找出原因，判断是否是阵列基板行驱动电路出现问题，通常需要测阵列基板行驱动电路里面的薄膜晶体管(TFT)电性，但是每一级阵列基板行驱动电路里面有许多薄膜晶体管，如何快速并准确测出相应薄膜晶体管的电性，对传统的测量方法来说，始终是一个挑战。图1是一个常规四时钟信号阵列基板行驱动电路分布架构示意图。显示面板上，阵列基板行驱动信号所处的区域可以称为总线(Busline)区，阵列基板行驱动电路所处的区域可以称为阵列基板行驱动电路区，总线区和阵列基板行驱动电路区合起来组成的区域可以称为阵列基板行驱动区。总线区内主要布置设有用于传输阵列基板行驱动电路工作时所需各种信号的多条信号线，例如图1所示，各条信号线分别传输四个时钟信号CK1、CK2、CK3及CK4，低频时钟信号LC1、LC2，起始信号STV2，以及电源低电压VSS。阵列基板行驱动电路区主要逐级布置有各级阵列基板行驱动电路，各级阵列基板行驱动电路分别输出对应的各级扫描信号G(1)、G(2)……G(n)至面板的有效显示区的各级扫描线。图2是一种现有单级阵列基板行驱动电路示意图，绘示了由四个薄膜晶体管T11、T21、T31及T41组成的单级阵列基板行驱动电路，用于输出扫描信号G(n)至有效显示区的对应级的扫描线。对于全高清(FHD)产品，其扫描线共有1080级，也就是说其至少需要1080级如图2所示的阵列基板行驱动电路。图3是图2所示单级阵列基板行驱动电路对应的版(layout)图，其中以虚线框形式大体上标识出版图中各部分对应的电路功能/结构，版图中主要标识出了四个薄膜晶体管T11、T21、T31及T41，时钟信号CK(n)输入端，电源低电压VSS输入端，扫描信号输出端G(n)，以及自举电容Cb(图2未示)。当采用传统的测量方法测量图3中某个薄膜晶体管时，需先将与该薄膜晶体管相连的其他薄膜晶体管通过激光切断连接，再找出该薄膜晶体管栅极、源极及漏极三端连接的过孔，量测机台经由过孔对该薄膜晶体管进行测试，获得该薄膜晶体管的电性信息。通常许多薄膜晶体管的三端并没有都连接有过孔，如图3所示版图中，薄膜晶体管T11的三端并没有全部连接过孔，仅有一端连接至相应的过孔10，这就造成薄膜晶体管T11电性无法在当级准确获得。
技术实现思路
因此，本专利技术的目的在于提供一种阵列基板行驱动电路及显示面板，利于测量阵列基板行驱动电路中薄膜晶体管的电性。为实现上述目的，本专利技术提供了一种阵列基板行驱动电路包括：级联在一起的多个单级阵列基板行驱动电路以及至少一虚拟测试单元，从版图上来看，所述虚拟测试单元中与单级阵列基板行驱动电路中的薄膜晶体管的数量、摆放方式、位置及大小均一致；所述虚拟测试单元中每个薄膜晶体管的源极、漏极及栅极三端均分别设有相应的过孔并与相应的过孔连接，所述虚拟测试单元中每个薄膜晶体管之间没有连接。其中，所述虚拟测试单元位于级联在一起的多个单级阵列基板行驱动电路中的起始级或结束级的单级阵列基板行驱动电路附近。其中，所述虚拟测试单元的版图大小与单级阵列基板行驱动电路的版图大小一致。其中，包括第一虚拟测试单元和第二虚拟测试单元两个虚拟测试单元。其中，所述第一虚拟测试单元位于级联在一起的多个单级阵列基板行驱动电路中的起始级的单级阵列基板行驱动电路附近，所述第二虚拟测试单元位于级联在一起的多个单级阵列基板行驱动电路中的结束级的单级阵列基板行驱动电路附近。其中，其包括非晶硅薄膜晶体管。其中，其包括铟镓锌氧化物薄膜晶体管。本专利技术还提供了一种显示面板，所述显示面板的阵列基板行驱动电路区包括如前述任一项所述的阵列基板行驱动电路。综上，本专利技术的阵列基板行驱动电路及显示面板提出了一种利于解析的虚拟测试单元摆放方案；在原有的阵列基板行驱动电路设计基础上，通过在阵列基板行驱动电路区摆放虚拟测试单元，利用虚拟测试单元能快速测量相应薄膜晶体管的电性，从而使整个电路利于解析。附图说明下面结合附图，通过对本专利技术的具体实施方式详细描述，将使本专利技术的技术方案及其他有益效果显而易见。附图中，图1是一个常规四时钟信号阵列基板行驱动电路分布架构示意图；图2是一种现有单级阵列基板行驱动电路示意图；图3是图2所示单级阵列基板行驱动电路的版图；图4为本专利技术阵列基板行驱动电路一较佳实施例的虚拟测试单元的版图。具体实施方式参见图4，其为本专利技术阵列基板行驱动电路一较佳实施例的虚拟测试单元(testkey)的版图。本专利技术阵列基板行驱动电路除包括级联在一起的多个单级阵列基板行驱动电路(如图1所示)外，还包括至少一虚拟测试单元，本专利技术在显示面板的阵列基板行驱动电路区设计了虚拟测试单元，图4所示的版图可以放到图1中的阵列基板行驱动电路起始级和/或结束级附近的空白处，这样的环境可以最大限度反映阵列基板行驱动电路区里的薄膜晶体管环境。该较佳实施例中的虚拟测试单元具体为根据图2所示的单级阵列基板行驱动电路设计得出，图4所示的虚拟测试单元的版图的大小可以与图3所示的单级阵列基板行驱动电路的版图的大小大体上一致；图4所示的版图中以虚线框形式大体上标识出了四个薄膜晶体管T11、T21、T31及T41。从图4和图3所示的版图上来看，所述虚拟测试单元中与单级阵列基板行驱动电路中的薄膜晶体管的数量、摆放方式、位置及大小均一致；所述虚拟测试单元中每个薄膜晶体管T11、T21、T31及T41的源极、漏极及栅极三端均分别设有相应的过孔并与相应的过孔连接，所述虚拟测试单元中每个薄膜晶体管T11、T21、T31及T41之间没有连接。当解析显示面板，判断是否是阵列基板行驱动电路出现问题，需要研究单级阵列基板行驱动电路中某个薄膜晶体管的电性时，只需要在虚拟测试单元中找出其对应的薄膜晶体管即可进行量测。而不用像现有设计，需先将单级阵列基板行驱动电路中该薄膜晶体管与其相连的薄膜晶体管激光切断，再找出其三端连接的过孔，且通常许多薄膜晶体管三端并没有都连接过孔。以图4中的薄膜晶体管T11为例，其源极、漏极及栅极三端均分别设有相应的过孔12、13及14并与相应的过孔12、13及14连接，只需要放入量测机台，即可获得薄膜晶体管T11电性信息。本专利技术可以将第一虚拟测试单元设置于级联在一起的多个单级阵列基板行驱动电路中的起始级的单级阵列基板行驱动电路附近，将第二虚拟测试单元设置于级联在一起的多个单级阵列基板行驱动电路中的结束级的单级阵列基板行驱动电路附近。本专利技术在原有的阵列基板行驱动设计基础上，通过在阵列基板行驱动电路区的起始级及结束级附近各摆放一虚拟测试单元，利用虚拟测试单元能快速测量相应薄膜晶体管的电性，通过对比等方式，能加快解析进度，从而找出问题的根源，从而使整个电路利于解析。本专利技术的阵列基板行驱动电路方法适用于所有非晶硅(a-si)及铟镓锌氧化物(I本文档来自技高网...

【技术保护点】
1.一种阵列基板行驱动电路，其特征在于，包括：级联在一起的多个单级阵列基板行驱动电路以及至少一虚拟测试单元，从版图上来看，所述虚拟测试单元中与单级阵列基板行驱动电路中的薄膜晶体管的数量、摆放方式、位置及大小均一致；所述虚拟测试单元中每个薄膜晶体管的源极、漏极及栅极三端均分别设有相应的过孔并与相应的过孔连接，所述虚拟测试单元中每个薄膜晶体管之间没有连接。

【技术特征摘要】
1.一种阵列基板行驱动电路，其特征在于，包括：级联在一起的多个单级阵列基板行驱动电路以及至少一虚拟测试单元，从版图上来看，所述虚拟测试单元中与单级阵列基板行驱动电路中的薄膜晶体管的数量、摆放方式、位置及大小均一致；所述虚拟测试单元中每个薄膜晶体管的源极、漏极及栅极三端均分别设有相应的过孔并与相应的过孔连接，所述虚拟测试单元中每个薄膜晶体管之间没有连接。2.如权利要求1所述的阵列基板行驱动电路，其特征在于，所述虚拟测试单元位于级联在一起的多个单级阵列基板行驱动电路中的起始级或结束级的单级阵列基板行驱动电路附近。3.如权利要求1所述的阵列基板行驱动电路，其特征在于，所述虚拟测试单元的版图大小与单级阵列基板行驱动电路的版图大小一致。4.如...

【专利技术属性】
技术研发人员：奚苏萍，王添鸿，
申请(专利权)人：深圳市华星光电半导体显示技术有限公司，
类型：发明
国别省市：广东,44