一种基于掺杂型氧化钛的选通管器件及其制备方法技术

本发明专利技术公开了一种基于掺杂型氧化钛的选通管器件及其制备方法，应用于选通管器件技术领域，该选通管器件包括上金属电极层、下金属电极层、开关介质层，开关介质层位于上金属电极层和下金属电极层之间；其中，所述开关介质层又由介质层I、介质层II、介质层III依次堆叠构成；所述介质层I和介质层III为同种富氮型金属氮化物半导体材料，所述介质层II为掺杂型氧化钛半导体材料。本发明专利技术提供的选通管器件能够提供高驱动电流，高开关比，低漏电流且可常温制备。而且本发明专利技术具有器件结构简单、易三维集成、CMOS工艺兼容、制作成本低等优点。

A Gate Device Based on Doped Titanium Oxide and Its Preparation Method

The invention discloses a gated tube device based on doped titanium oxide and a preparation method thereof, which is applied to the technical field of gated tube devices. The gated tube device comprises an upper metal electrode layer, a lower metal electrode layer and a switching dielectric layer. The switching dielectric layer is located between the upper metal electrode layer and the lower metal electrode layer. The switching dielectric layer is composed of a dielectric layer I, a dielectric layer II and a dielectric layer. The dielectric layer I and the dielectric layer III are the same nitrogen-rich metal nitride semiconductor material, and the dielectric layer II is the doped titanium oxide semiconductor material. The gating device provided by the invention can provide high driving current, high switching ratio, low leakage current and can be prepared at room temperature. Moreover, the invention has the advantages of simple device structure, easy three-dimensional integration, CMOS process compatibility and low manufacturing cost.

【技术实现步骤摘要】
一种基于掺杂型氧化钛的选通管器件及其制备方法
本专利技术涉及薄膜电子制造及存储
，特别是涉及以一种基于掺杂型氧化钛的选通管器件及其制备方法。
技术介绍
半导体存储技术在当今的信息社会中扮演着越来越重要的角色。如今，半导体固态存储器更是在各式各样的电子系统中得到广泛应用。为了寻找NAND闪存的继承者，近年来许多新型非易失性存储器技术被提出来，如铁电存储器，相变存储器，阻变存储器等。阻变存储器由于在器件结构，操作速度，工艺兼容，三维集成以及制作工艺等方面具有显著的优点，被认为是最具有潜力的下一代非易失性存储器。但阻变存储器在三维集成上面临的串扰问题是制约其实现无源高密度存储的主要因素，而选通管就是解决这类问题的核心技术。由于大多数阻变存储器为双极性器件，因此选通管需要具有大致对称的高非线性I-V特性，这样才能在低电压下有效抑制漏电流沿任一方向传播，同时在高电压下具有较大的驱动电流以增加其可集成的存储单元范围。因此，两端选通管对于实现高密度存储阵列是必不可少的。理想的选通管应具备开关比率高、驱动电流大、耐久性好、操作速度快、器件面积小等条件。目前已经对好多新型选通管材料和器件进行了研究，试图来达到上述的目标，包括双向阈值开关器件(Ovonicthresholdswitch)，整流二极管器件(Rectifierdiode)，金属绝缘体转换器件(Insulator-metal-transition)等。这些选通管器件都或多或少存在着开关比率小，单极性，漏电流大，CMOS工艺不兼容等缺点。因此，目前迫切需要一种能兼具开关比率高、驱动电流大、耐久性好、操作速度快且CMOS工艺兼容的选通管。
技术实现思路
针对已上所述现有技术的缺点，本专利技术的目的在于提供一种选通管器件及其制备方法，用于解决现有的选通管存在的开关比小，单极性，漏电流大，CMOS工艺不兼容等缺点。本专利技术的技术方案：一种基于掺杂型氧化钛的选通管器件，包括上金属电极层、下金属电极层、SiO2绝缘层，SiO2绝缘层位于上金属电极层和下金属电极层之间；所述上金属电极层和下金属电极层的材料为在电场作用下性质稳定的金属；所述SiO2绝缘层又由介质层I、介质层II、介质层III依次堆叠构成；所述介质层I和介质层III为富氮型金属氮化物半导体材料，所述介质层II为掺杂型氧化钛半导体材料。所述下金属电极层的厚度为10nm～500nm。所述上金属电极层的直径为100um～300um，厚度为10nm～500nm。所述介质层I和介质层III的厚度为1nm～30nm。所述介质层II的厚度为1nm～10nm。所述在电场作用下性质稳定的金属为Au(金)、Pt(铂)、Ir(铱)、Ru(钌)或Pd(钯)。所述SiO2绝缘层由介质层I、介质层II、介质层III依次叠层构成；介质层II在介质层I和介质层III的上下覆盖下形成ABA对称结构。所述所述介质层I和介质层III为同种富氮型金属氮化物半导体材料，其化学通式为MN1+x，其中M为Ti(钛)、Ta(钽)、Mo(钼)、W(钨)的一种。所述介质层II为掺杂型氧化钛半导体材料，化学通式为TixMyO2，其中，M为Ta(钽)、Fe(铁)、Ag(银)、Zn(锌)的一种，x、y为元素的原子百分比，且0<x<1,0<y<1。所述的选通管器件的制备方法，包括：在Si(硅)、SiO2(二氧化硅)、Al2O3(蓝宝石)或SiC(碳化硅)衬底上沉积下金属电极层；在所述下金属电极层上沉积SiO2绝缘层，并对SiO2绝缘层进行光刻工艺得到微米级自定义图形化结构并暴露出底电极；在所述通孔结构上依次沉积介质层I、介质层II、介质层III；最后对所述SiO2绝缘层再一次进行图形化，沉积上金属电极层。所述对SiO2绝缘层进行光刻工艺得到微米级自定义图形化结构并暴露出下金属电极层，包括：通过紫外光刻或电子束光刻加上反应离子刻蚀或湿法刻蚀得到不同微米或纳米尺寸的自定义图形化结构。总体而言，通过本专利技术所构思的以上技术方案与现有技术相比，能够取得下列有益效果：本专利技术提供的选通管器件同时具备双极性、高开关比、大驱动电流、高耐久性、操作速度快且CMOS工艺兼容。其双极性可以保证该选通管能适用于大多数阻变存储器。高开关比可以有效抑制漏电流，大大降低了无源高密度集成中的串扰问题，且有效降低器件功耗。高耐久性是的该器件可使用次数较高，不会影响阻变单元的可擦写次数。操作速度快可以保证不会影响阻变单元高低阻态的切换速度。该器件制备工艺中不需要高温过程，与无源高密度存储器的后端制程工艺兼容，具有三维堆叠进一步提高存储密度的能力。附图说明图1显示为本专利技术所述选通管器件的结构示意图。图2显示为实施例四所述选通管单元的电压-电流曲线。图中元件标号说明：1.衬底；2.下金属电极层；3.SiO2绝缘层；4.介质层I；5.介质层II；6.介质层III；7.上金属电极层。具体实施方式实施例：该选通管器件，包括下金属电极层2、SiO2绝缘层3、介质层I4、介质层II5、介质层III6、上金属电极层7；下金属电极层2的材料选用100nm铂金属，上金属电极层7的材料选用100nm铂金属，SiO2绝缘层3厚度为100nm，在SiO2绝缘层3上形成自定义图形化结构，结构口径为200nm，在通孔上依次沉积介质层I4、介质层II5、介质层III6；再次对SiO2绝缘层3图形化，图形口径宽度100um，然后沉积上金属电极层7。该选通管器件的制备步骤如下：1)采用PVD(physicalvapordeposition)工艺沉积下金属电极层2，下金属电极层2为厚度100nm铂金属；2)采用等离子体增强化学气相沉积法(PECVD)沉积SiO2绝缘层3，其厚度为100nm；3)通过电子束光刻和反应离子刻蚀工艺形成露出下金属电极层2的自定义图形化结构，所述图形化结构的口径宽度为200nm；4)采用溅射法、蒸发法、分子束外延法(MBE)、脉冲激光沉积法(PLD)或原子层沉积法(ALD)中的任意一种方法沉积介质层I4，其厚度为5nm；5)采用溅射法、蒸发法、分子束外延法(MBE)、脉冲激光沉积法(PLD)或原子层沉积法(ALD)中的任意一种方法沉积介质层II5，其厚度为3nm；6)采用溅射法、蒸发法、分子束外延法(MBE)、脉冲激光沉积法(PLD)或原子层沉积法(ALD)中的任意一种方法沉积介质层III6，其厚度为5nm；7)通过电子束光刻和反应离子刻蚀工艺形成自定义图形化结构，所述图形化结构的口径宽度为100um；8)利用PVD(physicalvapordeposition)工艺沉积上金属电极层7，上金属电极层7为厚度100nm铂金属；对上述方法制备的选通管器件进行电学性能测试，得到的电压激励下的电流-电压(I-V)曲线如图2所示，可见电压在-1～1.5V之间电流都在1nA以下，可以有效抑制阻变单元中的漏电流，解决交叉串扰问题。本专利技术的选通管器件充分利用了上述材料的稳定开关特性、可靠性高。除上述实施例为选通管器件，利用上述材料，还可以构造其他器件结构。以上所述仅为专利技术的较佳实施例，并不用以限制本专利技术，凡在本专利技术的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本专利技术的保护范围之内。本文档来自技高网...

【技术保护点】
1.一种基于掺杂型氧化钛的选通管器件，其特征在于：包括上金属电极层、下金属电极层、SiO2绝缘层，SiO2绝缘层位于上金属电极层和下金属电极层之间；所述上金属电极层和下金属电极层的材料为在电场作用下性质稳定的金属；所述SiO2绝缘层又由介质层I、介质层II、介质层III依次堆叠构成；所述介质层I和介质层III为富氮型金属氮化物半导体材料，所述介质层II为掺杂型氧化钛半导体材料。

【技术特征摘要】
1.一种基于掺杂型氧化钛的选通管器件，其特征在于：包括上金属电极层、下金属电极层、SiO2绝缘层，SiO2绝缘层位于上金属电极层和下金属电极层之间；所述上金属电极层和下金属电极层的材料为在电场作用下性质稳定的金属；所述SiO2绝缘层又由介质层I、介质层II、介质层III依次堆叠构成；所述介质层I和介质层III为富氮型金属氮化物半导体材料，所述介质层II为掺杂型氧化钛半导体材料。2.根据权利要求1所述基于掺杂型氧化钛的选通管器件，其特征在于：所述下金属电极层的厚度为10nm～500nm。3.根据权利要求1所述基于掺杂型氧化钛的选通管器件，其特征在于：所述上金属电极层的直径为100um～300um，厚度为10nm～500nm。4.根据权利要求1所述基于掺杂型氧化钛的选通管器件，其特征在于：所述介质层I和介质层III的厚度为1nm～30nm；所述介质层II的厚度为1nm～10nm。5.根据权利要求1所述基于掺杂型氧化钛的选通管器件，其特征在于：所述在电场作用下性质稳定的金属为Au(金)、Pt(铂)、Ir(铱)、Ru(钌)或Pd(钯)。6.根据权利要求1所述基于掺杂型氧化钛的选通管器件，其特征在于：所述SiO2绝缘层由介质层I、介质层II、介质层III依次叠层构成；介质层II在介质层I和介质层III...

【专利技术属性】
技术研发人员：张楷亮，李文习，王芳，张经纬，孙境思，闫硕，
申请(专利权)人：天津理工大学，
类型：发明
国别省市：天津,12