半导体器件及其制造方法及包括该器件的电子设备技术

公开了一种半导体器件及其制造方法以及包括这种半导体器件的电子设备。根据实施例，半导体器件可以包括：衬底；在衬底上竖直延伸的有源区，包括依次叠置的第一源/漏层、沟道层和第二源/漏层；绕沟道层的至少部分外周侧壁形成的栅堆叠。栅堆叠靠近沟道层一侧的侧壁与沟道层的外周侧壁对准从而在竖直方向上占据实质上相同的范围，且栅堆叠在靠近沟道层一侧的一部分呈现随着靠近沟道层而渐缩的形状。

Semiconductor device and its manufacturing method and electronic equipment including the device

The invention discloses a semiconductor device, a manufacturing method thereof and an electronic device including the semiconductor device. According to embodiments, semiconductor devices may include: a substrate; an active region extending vertically on the substrate, including a first source/drain layer, a channel layer and a second source/drain layer superimposed in turn; and a gate stack formed around at least part of the peripheral side wall of the channel layer. The side walls near the channel layer are aligned with the peripheral side walls of the channel layer, thus occupying substantially the same range in the vertical direction, and the part of the grid stack on the side near the channel layer presents a gradually shrinking shape as it approaches the channel layer.

【技术实现步骤摘要】
半导体器件及其制造方法及包括该器件的电子设备
本公开涉及半导体领域，更具体地，涉及具有自对准栅的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
技术介绍
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易在保持或提升器件性能的同时进一步缩小其所占面积。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件由于在高度方向多了一个优化器件性能的自由度，更容易在保持或提升器件性能的同时缩小器件所占面积。此外，竖直型器件具有良好的器件特性，例如良好的静电特性、良好的短沟道效应控制以及小亚阈值摆幅及因此导致的低功耗。因此，对于竖直型器件的性能提升，具有重要的意义。
技术实现思路
有鉴于此，本公开的目的至少部分地在于提供一种具有自对准栅的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。根据本公开的一个方面，提供了一种半导体器件，包括：衬底；在衬底上竖直延伸的有源区，包括依次叠置的第一源/漏层、沟道层和第二源/漏层；绕沟道层的至少部分外周侧壁形成的栅堆叠，其中，栅堆叠靠近沟道层一侧的侧壁与沟道层的外周侧壁对准从而在竖直方向上占据实质上相同的范围，且栅堆叠在靠近沟道层一侧的一部分呈现随着靠近沟道层而渐缩的形状。根据本公开的另一方面，提供了一种半导体器件，包括：衬底；在衬底上竖直延伸的有源区，包括依次叠置的第一源/漏层、沟道层和第二源/漏层；在有源区的顶部上形成的硬掩模层，其中，硬掩模层的外周侧壁与沟道层的外周侧壁在竖直方向上实质上对准；以及绕沟道层的至少部分外周侧壁形成的栅堆叠，其中，栅堆叠靠近沟道层一侧的侧壁与沟道层的外周侧壁对准从而在竖直方向上占据实质上相同的范围。根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上设置第一源/漏层、沟道层和第二源/漏层的叠层并在叠层上形成硬掩模层；将硬掩模层的图案转移到所述叠层中；使第一源/漏层和第二源/漏层的外周侧壁相对于硬掩模层的外周侧壁向内凹入；在硬掩模层下方在第一源/漏层和第二源/漏层的外周侧壁上形成生长抑制层；在沟道层的外周侧壁上通过选择性外延生长来形成牺牲栅；环绕牺牲栅形成电介质层，该电介质层至少部分地露出牺牲栅远离所述叠层一侧的侧壁；通过选择性刻蚀去除牺牲栅；以及在去除牺牲栅留下的空间中形成栅堆叠。根据本公开的另一方面，提供了一种电子设备，包括至少部分地由上述半导体器件形成的集成电路。根据本公开的实施例，栅堆叠可以自对准于沟道层，从而可以降低甚至避免栅堆叠与源/漏之间的交迭。另外，栅长可以基本上由沟道层的厚度决定，因此可以实现更准确的栅长控制。附图说明通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：图1至14示出了根据本公开实施例的制造半导体器件的流程的示意图，其中，图2(a)是俯视图，图1、2(b)和3至14是沿图2(a)中AA′线的截面图。贯穿附图，相同或相似的附图标记表示相同或相似的部件。具体实施方式以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。根据本公开实施例的半导体器件是竖直型半导体器件，包括设于衬底上的竖直有源区(例如，沿大致垂直于衬底表面的方向)，例如在衬底上依次叠置的第一源/漏层、沟道层和第二源/漏层。在第一源/漏层和第二源/漏层中可以形成器件的源/漏区，且在沟道层中可以形成器件的沟道区。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。有源区特别是沟道层可以呈现纳米线的形状，从而得到纳米线器件。或者，有源区特别是沟道层可以呈现纳米片的形状，从而得到纳米片器件。根据本公开的实施例，这种半导体器件可以是常规场效应晶体管(FET)。在FET的情况下，第一源/漏层和第二源/漏层(或者说，沟道层两侧的源/漏区)可以具有相同导电类型(例如，n型或p型)的掺杂。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。或者，这种半导体器件可以是隧穿FET。在隧穿FET的情况下，第一源/漏层和第二源/漏层(或者说，沟道层两侧的源/漏区)可以具有不同导电类型(例如，分别为n型和p型)的掺杂。这种情况下，带电粒子如电子可以从源区隧穿通过沟道区而进入漏区，从而使源区和漏区之间形成导通路径。尽管常规FET和隧穿FET中的导通机制并不相同，但是它们均表现出可通过栅来控制源/漏区之间导通与否的电学性能。因此，对于常规FET和隧穿FET，统一以术语“源/漏层(源/漏区)”和“沟道层(沟道区)”来描述，尽管在隧穿FET中并不存在通常意义上的“沟道”。栅堆叠可以绕沟道层的至少部分外周形成。栅堆叠可以自对准于沟道层。例如，栅堆叠靠近沟道层一侧的侧壁可以与沟道层的外周侧壁对准从而在竖直方向上占据实质上相同的范围。这样，可以减少或甚至避免栅堆叠与源/漏区的交迭，有助于降低栅与源/漏之间的寄生电容。沟道层可以由单晶半导体材料构成，以改善器件性能。当然，第一、第二源/漏层也可以由单晶半导体材料构成。这种情况下，沟道层的单晶半导体材料与源/漏层的单晶半导体材料可以是共晶体。根据本公开的实施例，沟道层可以相对于第一、第二源/漏层具有刻蚀选择性，例如具有不同的半导体材料。这样，有利于对沟道层进行处理例如选择性刻蚀。另外，第一源/漏层和第二源/漏层可以包括相同的半导体材料。根据本公开的实施例，还可以在第一源/漏层与沟道层之间和/或在沟道层与第二源/漏层之间(在隧穿FET的情况下，特别是在构成隧穿结的两层之间)设置泄漏限制层或开态电流增强层。泄漏限制层的带隙可以大于其上方与之邻接的层和其下方与之邻接的层中至少之一的带隙。开态电流增强层的带隙可以小于其上方与之邻接的层和其下方与之邻接的层中至少之一的带隙。由于这种带隙的差异，可以抑制泄漏或增强开态电流。这种半导体器件例如可以如下制造。根据本公开的实施例，可以在衬底上依次形成第一源/漏层、沟道层、第二源/漏层。另外，为便于后继到第一源/漏层的电接触，可以在第一源/漏层下方设置接触层。例如，这些层可以通过外延生长来形成。由于分别外延生长，至少一对相邻层之间可以具有清晰的晶体界面。另外，可以对各层分别进行掺杂，于是至少一对相邻层之间可以具有掺杂浓度界面。对于第一源/漏层、沟道层和第二源/漏层(以本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：衬底；在衬底上竖直延伸的有源区，包括依次叠置的第一源/漏层、沟道层和第二源/漏层；绕沟道层的至少部分外周侧壁形成的栅堆叠，其中，栅堆叠靠近沟道层一侧的侧壁与沟道层的外周侧壁对准从而在竖直方向上占据实质上相同的范围，且栅堆叠在靠近沟道层一侧的一部分呈现随着靠近沟道层而渐缩的形状。

【技术特征摘要】
1.一种半导体器件，包括：衬底；在衬底上竖直延伸的有源区，包括依次叠置的第一源/漏层、沟道层和第二源/漏层；绕沟道层的至少部分外周侧壁形成的栅堆叠，其中，栅堆叠靠近沟道层一侧的侧壁与沟道层的外周侧壁对准从而在竖直方向上占据实质上相同的范围，且栅堆叠在靠近沟道层一侧的一部分呈现随着靠近沟道层而渐缩的形状。2.根据权利要求1所述的半导体器件，其中，栅堆叠的所述部分呈现随着靠近沟道层先逐渐增大而后逐渐缩小的形状。3.根据权利要求1或2所述的半导体器件，其中，栅堆叠的所述部分是栅堆叠靠近沟道层一侧的端部。4.根据权利要求1或2所述的半导体器件，其中，栅堆叠的所述部分的至少部分表面实质上沿着沟道层的晶面方向延伸。5.根据权利要求1所述的半导体器件，其中，第一源/漏层包括第一子层以及绕第一子层的外周形成的第二子层，第二源/漏层包括第三子层以及绕第三子层的外周形成的第四子层，其中，第一子层、沟道层和第三子层在竖直方向上实质上中心对准。6.根据权利要求5所述的半导体器件，其中，第一子层、第三子层的外周侧壁相对于沟道层的外周侧壁向内凹入，而第二子层、第四子层的外周侧壁相对于沟道层的外周侧壁向外凸出。7.根据权利要求5或6所述的半导体器件，其中，第一子层和第三子层的外周侧壁在竖直方向上实质上对准。8.根据权利要求1或2所述的半导体器件，还包括：在栅堆叠的上方形成的侧墙。9.根据权利要求2所述的半导体器件，其中，栅堆叠包括栅介质层和在栅介质层上形成的栅导体层，其中在所述部分处栅导体层在内部包括空隙。10.一种半导体器件，包括：衬底；在衬底上竖直延伸的有源区，包括依次叠置的第一源/漏层、沟道层和第二源/漏层；在有源区的顶部上形成的硬掩模层，其中，硬掩模层的外周侧壁与沟道层的外周侧壁在竖直方向上实质上对准；以及绕沟道层的至少部分外周侧壁形成的栅堆叠，其中，栅堆叠靠近沟道层一侧的侧壁与沟道层的外周侧壁对准从而在竖直方向上占据实质上相同的范围。11.根据权利要求10所述的半导体器件，其中，第一源/漏层包括第一子层以及绕第一子层的外周形成的第二子层，第二源/漏层包括第三子层以及绕第三子层的外周形成的第四子层，其中，第一子层、沟道层、第三子层和硬掩模层在竖直方向上实质上中心对准，第一子层、第三子层的外周侧壁相对于硬掩模层的外周侧壁向内凹入，而第二子层、第四子层的外周侧壁相对于硬掩模层的外周侧壁向外凸出。12.根据权利要求10所述的半导体器件，还包括：设于有源区下方与第一源/漏层相接的接触层，其中，接触层延伸超出硬掩模层的外周侧壁。13.根据权利要求10所述的半导体器件，其中，栅堆叠靠近沟道层一侧的端部呈现随着靠近沟道层而渐缩的形状。14.根据权利要求13所述的...

【专利技术属性】
技术研发人员：朱慧珑，李晨，张永奎，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11