一种双层基区SiC NPN集成晶体管及其制作方法技术

本发明专利技术公开了一种双层基区SiC NPN集成晶体管，包括衬底，衬底的上端表面依次设置有第一外延层、第二外延层、第三外延层、第四外延层、第五外延层；第五外延层和第四外延层组成凸台三；第三外延层和第二外延层组成凸台二；第一外延层为凸台一；还包括钝化层，钝化层覆盖凸台三、凸台二和凸台一的外表面及衬底的上端表面；凸台三的上端表面设有电极一；凸台二的上端表面设有电极二；凸台三的上端表面设有有电极三。本发明专利技术还公开了该双层基区SiC NPN集成晶体管的制作方法。本发明专利技术提供的双层基区SiC NPN集成晶体管的基区采用低高结的双层结构，降低增益β随温度的漂移程度。

A Double Base SiC NPN Integrated Transistor and Its Fabrication Method

The invention discloses a double-layer base SiC NPN integrated transistor, which comprises a substrate. The upper surface of the substrate is successively provided with the first epitaxy layer, the second epitaxy layer, the third epitaxy layer, the fourth epitaxy layer and the fifth epitaxy layer; the fifth epitaxy layer and the fourth epitaxy layer constitute a convex three; the third epitaxy layer and the second epitaxy layer constitute a convex two; the first epitaxy layer is also blunt one; The passivation layer covers the outer surface of the convex platform 3, the convex platform 2 and the upper surface of the substrate; the upper surface of the convex platform 3 is provided with an electrode 1; the upper surface of the convex platform 2 is provided with an electrode 2; and the upper surface of the convex platform 3 is provided with an electrode 3. The invention also discloses a manufacturing method of the double base SiC NPN integrated transistor. The base of the double-base SiC NPN integrated transistor provided by the invention adopts a double-layer structure with low and high junctions to reduce the drift degree of gain beta with temperature.

【技术实现步骤摘要】
一种双层基区SiCNPN集成晶体管及其制作方法
本专利技术属于半导体集成电路领域，涉及一种双层基区SiCNPN集成晶体管，本专利技术还涉及上述双层基区SiCNPN集成晶体管的制作方法。
技术介绍
碳化硅(SiC)材料具有高禁带宽度、高临界击穿电场、高热导率和高饱和电子漂移速度等优点，这些优点使SiC基集成电路能够在500℃高温环境下工作，得到了业界的认可。其中，SiC双极集成电路由于不存在栅氧化层可靠性问题，更适用于高温环境。由于SiC材料独特的性质，其SiCNPN集成晶体管及及制作工艺均不兼容与现有技术，SiCNPN集成晶体管的共射极电流增益β随温度漂移问题严重，对集成电路的性能影响不容忽视。2008年美国Purdue大学的SinghS,CooperJA等人在其论文《DemonstrationandCharacterizationofBipolarMonolithicIntegratedCircuitsin4H-SiC》中首次报道了基于SiCNPN集成晶体管的TTL门电路，测试结果表明该电路可以在300℃环境中正常工作，但是SiCBJT的共射极电流增益β从室温下的23下降到300℃下的15。2013年他们在论文《ModelingofHighPerformance4H-SiCEmitterCoupledLogicCircuits》中对之前SiCNPN集成晶体管的参数进行了优化，室温下增益提高到了56，但是500℃下的增益为32。2012年瑞典KTH大学的ZetterlingCM等人在其论文《DesignandCharacterizationofHigh-TemperatureECL-BasedBipolarIntegratedCircuitsin4H-SiC》中报道了平均传播延迟为300ns的TTL门电路，测试结果表明，SiCNPN集成晶体管在室温下电流增益为45，但300℃时下降到21；2018年他们在论文《A500℃ActiveDown-ConversionMixerinSiliconCarbideBipolarTechnology》中根据电路的要求设计了SiCNPN集成晶体管的结构参数，测试结果表明室温下的电流增益为40，但500℃时下降到16，仍有很大的温度漂移。
技术实现思路
本专利技术的目的是提供一种双层基区SiCNPN集成晶体管，解决现有SiCNPN集成晶体管增益β随温度漂移过大的问题。本专利技术的另一目的是提供该种双层基区SiCNPN集成晶体管的制作方法。本专利技术所采用的技术方案是，一种双层基区SiCNPN集成晶体管，包括衬底；衬底的上端表面依次设置有第一外延层、第二外延层、第三外延层、第四外延层、第五外延层；第五外延层和第四外延层组成凸台三；第三外延层和第二外延层组成凸台二；第一外延层为凸台一；还包括钝化层，钝化层覆盖凸台三、凸台二和凸台一的外表面及衬底的上端表面；凸台三的上端表面设有有电极一；凸台二的上端表面设有电极二；凸台一的上端表面设有有电极三。本专利技术的特点还在于：衬底的材料为高纯半绝缘SiC；第一外延层、第二外延层和第五外延层的材料为n型SiC；第三外延层的材料为p型SiC；第四外延层的材料为p-型SiC。衬底厚度为10μm-1000μm，衬底上下端表面积均为0.01nm2-100cm2；第一外延层的掺杂浓度为1e17cm-3-1e22cm-3，第一外延层的厚度为0.01μm-5μm，第一外延层的上下端表面积均为0.01nm2-100cm2；第二外延层的掺杂浓度为1e14cm-3-1e17cm-3，第二外延层的厚度为0.01μm-5μm，第二外延层的上下端表面积均为0.01nm2-100cm2；第三外延层的掺杂浓度为1e16cm-3-1e19cm-3，第三外延层的厚度为0.01μm-2μm，第三外延层的上下端表面积均为0.01nm2-100cm2；第四外延层的掺杂浓度为1e12cm-3-1e16cm-3，第四外延层的厚度为0.01μm-2μm，第四外延层的上下端表面积均为0.01nm2-100cm2；第五外延层的掺杂浓度为1e17cm-3-1e22cm-3，第五外延层的厚度为0.01μm-5μm，第五外延层的上下端表面积均为0.01nm2-100cm2；钝化层的厚度为0.01μm-2.0μm。电极一、电极二和电极三的厚度均为0.01μm-1.0μm。电极一、电极二和电极三均由欧姆接触金属与互连金属分步制作连接组成，欧姆接触金属位于互连金属下方，欧姆接触金属与互连金属的材料选用Ti、Ni、W、Ta、Al、Ag或Au之一，或Ti、Ni、W、Ta、Al、Ag、Au中任意两种或多种的组合。本专利技术的另一目的是提供上述双层基区SiCNPN集成晶体管的制作方法。本专利技术所采用的技术方案是，一种双层基区SiCNPN集成晶体管的制作方法，按照以下步骤实施：步骤1：采用CVD方法，在衬底表面上依次生长第一外延层、第二外延层、第三外延层、第四外延层、第五外延层；步骤2：在第五外延层上采用曝光技术，获得图形化表面一；步骤3：在图形化表面一进行刻蚀，形成由第五外延层和第四外延层组成的凸台三；步骤4：在第五外延层和第三外延层的上端表面采用曝光技术，获得图形化表面二；步骤5：在图形化表面二上进行刻蚀，形成由第三外延层和第二外延层组成的凸台二；步骤6：在第五外延层、第三外延层和第一外延层的上端表面采用曝光技术，获得图形化表面三；步骤7：在图形化表面三上进行刻蚀，形成第一外延层的凸台一；步骤8：在凸台三、凸台二和凸台一的外表面及衬底的上端表面生长钝化层；步骤9：对凸台三、凸台二和凸台一的上端表面的钝化层刻蚀开窗口；步骤10：在步骤9中刻蚀的窗口的区域淀积欧姆接触金属；步骤11：对步骤10得到的制品在氮气或惰性气体保护下快速热退火；步骤12：在欧姆接触金属上淀积互连金属，此时电极一、电极二和电极三制作完成，得到双层基区SiCNPN集成晶体管。本专利技术的特点还在于：步骤3、步骤5和步骤7中刻蚀采用干法刻蚀方法；步骤9中刻蚀采用干法刻蚀或湿法刻蚀方法。步骤2、步骤4和步骤6中，曝光方式为光学曝光或电子束曝光；步骤11中退火温度为500℃-1000℃，退火时间为10s-10min。凸台一、凸台二和凸台三均为叉指结构、长条状、圆形或正方形台面之一或其组合形状，凸台一、凸台二和凸台三的上下端表面积均为0.01nm2-100μm2；窗口面积为0.01nm2-100μm2。钝化层采用高温氧化法、化学气相淀积法、物理气相淀积法或组合的方法生长。本专利技术的有益效果是：本专利技术提供的双层基区SiCNPN集成晶体管，在基区采用了低高结的双层结构，双层结构将基区分为上下两层，下层采用常规的掺杂浓度，上层较下层掺杂浓度低，利用上层轻掺杂区的杂质电离率受温度影响较小的特点，弱化温度对SiCBJT发射结注入效率的影响，继而降低增益β随温度的漂移程度，并且在总体上提高增益β。附图说明图1是本专利技术双层基区SiCNPN集成晶体管的截面示意图；图2是本专利技术双层基区SiCNPN集成晶体管衬底的结构示意图；图3是本专利技术双层基区SiCNPN集成晶体管外延层制作完成的结构示意图；图4是本专利技术双层基区SiCNPN集成晶体管第一次台面刻蚀后的结构示意图；图5是本专利技术双层基区S本文档来自技高网...

【技术保护点】
1.一种双层基区SiC NPN集成晶体管，其特征在于，包括衬底(1)，衬底(1)的上端表面依次设有第一外延层(2)、第二外延层(3)、第三外延层(4)、第四外延层(5)和第五外延层(6)；所述第五外延层(6)和第四外延层(5)组成凸台三；第三外延层(4)和第二外延层(3)组成凸台二；第一外延层(2)为凸台一；还包括钝化层(7)，所述钝化层(7)覆盖凸台三、凸台二和凸台一的外表面及衬底(1)的上端表面；凸台三的上端表面设有有电极一(8)；凸台二的上端表面设有电极二(9)；凸台一的上端表面设有有电极三(10)。

【技术特征摘要】
1.一种双层基区SiCNPN集成晶体管，其特征在于，包括衬底(1)，衬底(1)的上端表面依次设有第一外延层(2)、第二外延层(3)、第三外延层(4)、第四外延层(5)和第五外延层(6)；所述第五外延层(6)和第四外延层(5)组成凸台三；第三外延层(4)和第二外延层(3)组成凸台二；第一外延层(2)为凸台一；还包括钝化层(7)，所述钝化层(7)覆盖凸台三、凸台二和凸台一的外表面及衬底(1)的上端表面；凸台三的上端表面设有有电极一(8)；凸台二的上端表面设有电极二(9)；凸台一的上端表面设有有电极三(10)。2.根据权利要求1所述的双层基区SiCNPN集成晶体管，其特征在于，所述衬底(1)的材料为高纯半绝缘SiC；所述第一外延层(2)、第二外延层(3)和第五外延层(6)的材料为n型SiC；所述第三外延层(4)的材料为p型SiC；所述第四外延层(5)的材料为p-型SiC。3.根据权利要求1所述的双层基区SiCNPN集成晶体管，其特征在于，所述衬底(1)厚度为10μm-1000μm，衬底(1)上下端表面积均为0.01nm2-100cm2；所述第一外延层(2)的掺杂浓度为1e17cm-3-1e22cm-3，第一外延层(2)的厚度为0.01μm-5μm，第一外延层(2)的上下端表面积均为0.01nm2-100cm2；所述第二外延层(3)的掺杂浓度为1e14cm-3-1e17cm-3，第二外延层(3)的厚度为0.01μm-5μm，第二外延层(3)的上下端表面积均为0.01nm2-100cm2；所述第三外延层(4)的掺杂浓度为1e16cm-3-1e19cm-3，第三外延层(4)的厚度为0.01μm-2μm，第三外延层(4)的上下端表面积均为0.01nm2-100cm2；所述第四外延层(5)的掺杂浓度为1e12cm-3-1e16cm-3，第四外延层(5)的厚度为0.01μm-2μm，第四外延层(5)的上下端表面积均为0.01nm2-100cm2；所述第五外延层(6)的掺杂浓度为1e17cm-3-1e22cm-3，第五外延层(6)的厚度为0.01μm-5μm，第五外延层(6)的上下端表面积均为0.01nm2-100cm2；所述钝化层(7)的厚度为0.01μm-2.0μm。4.根据权利要求1所述的双层基区SiCNPN集成晶体管，其特征在于，所述电极一(8)、电极二(9)和电极三(10)的厚度均为0.01μm-1.0μm。5.根据权利要求4所述的双层基区SiCNPN集成晶体管，其特征在于，所述电极一(8)、电极二(9)和电极三(10)均由欧姆接触...

【专利技术属性】
技术研发人员：蒲红斌，唐新宇，王曦，安丽琪，刘青，李佳琪，杜利祥，
申请(专利权)人：西安理工大学，
类型：发明
国别省市：陕西,61