半导体结构与其制作方法技术

本申请提供了一种半导体结构与其制作方法，该制作方法包括：在衬底上依次设置多个应变缓冲层，各应变缓冲层的材料为SiGe，任意相邻的两个应变缓冲层中，与衬底之间距离大的应变缓冲层中Ge的重量含量大于另一个应变缓冲层中Ge的重量含量，与衬底距离最小的应变缓冲层为第一应变缓冲层，第一应变缓冲层的厚度大于第一应变缓冲层中的Ge的重量含量对应的关键厚度，衬底为Si衬底或SOI衬底；在与衬底距离最大的应变缓冲层的裸露表面上设置沟道结构，沟道结构包括导电沟道层，导电沟道层的材料包括Si、Ge和/或SiGe。该方法使得导电沟道层中的缺陷较少，保证了器件具有较好的性能。

Semiconductor Structure and Fabrication Method

The present application provides a semiconductor structure and a fabrication method thereof. The fabrication method includes: a plurality of strain buffer layers are arranged on the substrate in turn, the material of each strain buffer layer is SiGe, and in two adjacent strain buffer layers, the weight content of Ge in the strain buffer layer with a large distance from the substrate is larger than that of Ge in the other strain buffer layer, and the minimum distance from the substrate. The first strain buffer layer is the first strain buffer layer. The thickness of the first strain buffer layer is larger than the key thickness corresponding to the weight content of Ge in the first strain buffer layer. The substrate is Si or SOI. A channel structure is arranged on the bare surface of the strain buffer layer with the greatest distance from the substrate. The channel structure includes conductive channel layer, and the materials of the conductive channel layer include Si, Ge and/or SiGe. This method makes the defect in the conductive channel layer less, and ensures the device has better performance.

【技术实现步骤摘要】
半导体结构与其制作方法
本申请涉及半导体领域，具体而言，涉及一种半导体结构与其制作方法。
技术介绍
随着器件特征尺寸的微缩，高迁移率沟道的三维FinFET以及纳米线器件成为研究的热点。其中，高迁移率材料的导入的线位错等缺陷控制成为了集成的主要难点。这是由于Ge与Si材料存在4.2％的晶格失配，当外延厚度超过该材料的关键厚度后，就会形成如图1所示的线位错等缺陷。位错缺陷会导致器件的性能较差。另外,由于SiGe或Ge等新材料的引入，传统STIliner的工艺(一般1050度，O2环境中氧化)和STI淀积后的退火工艺与它们存在兼容性的问题，比如氧化温度过高导致SiGe，Ge不稳定及氧化的问题，最终影响Fin的形貌，如图2所示。在
技术介绍
部分中公开的以上信息只是用来加强对本文所描述技术的
技术介绍
的理解，因此，
技术介绍
中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
技术实现思路
本申请的主要目的在于提供一种半导体结构与其制作方法，以解决现有技术中高迁移率材料的器件由于线位错缺陷导致的问题。为了实现上述目的，根据本申请的一个方面，提供了一种半导体结构的制作方法，该制作方法包括：在衬底上依次设置多个应变缓冲层，各所述应变缓冲层的材料为SiGe，任意相邻的两个所述应变缓冲层中，与所述衬底之间距离大的所述应变缓冲层中Ge的重量含量大于另一个所述应变缓冲层中Ge的重量含量，与所述衬底距离最小的所述应变缓冲层为第一应变缓冲层，所述第一应变缓冲层的厚度大于所述第一应变缓冲层中的Ge的重量含量对应的关键厚度，所述衬底为Si衬底或SOI衬底；在与所述衬底距离最大的所述应变缓冲层的裸露表面上设置沟道结构，所述沟道结构包括导电沟道层，所述导电沟道层的材料包括Si、Ge和/或SiGe。进一步地，设置各所述应变缓冲层的过程包括：在所述衬底的表面上设置预应变缓冲层；对所述预应变缓冲层进行退火，形成所述应变缓冲层。进一步地，多个所述应变缓冲层中，与所述衬底距离最大的所述应变缓冲层为顶层应变缓冲层，设置所述顶层应变缓冲层的过程还包括：对退火后形成的所述应变缓冲层进行平坦化处理。进一步地，所述退火的温度在750～950℃之间，所述退火的时间在5～30min之间，所述退火的氛围包括氮气和氢气。进一步地，所述应变缓冲层有三个，分别为第一应变缓冲层、第二应变缓冲层和第三应变缓冲层，优选所述第一应变缓冲层的材料为Si1-xGex，5％≤x≤30％，所述第二应变缓冲层的材料为Si1-yGey，15％≤y≤45％，所述第三应变缓冲层的材料为Si1-zGez，25％≤z≤60％；进一步优选所述第一应变缓冲层的厚度在100～1000nm之间，所述第二应变缓冲层的厚度在200～1000nm之间，所述第二应变缓冲层的厚度在500～1500nm之间。进一步地，所述制作方法还包括：在所述沟道结构的裸露表面上设置预盖帽层，所述预盖帽层的材料为Si。进一步地，所述制作方法还包括：对所述沟道结构和部分所述应变缓冲层进行刻蚀，形成鳍；在所述鳍的裸露表面上以及与所述衬底距离最大的所述应变缓冲层的裸露表面上设置衬垫材料；在所述衬垫材料的裸露表面上设置浅槽隔离材料；刻蚀去除部分所述浅槽隔离材料以及部分所述衬垫材料，保留位于刻蚀后的所述应变缓冲层的两侧的所述衬垫材料以及所述浅槽隔离材料。进一步地，所述衬垫的材料包括Si3N4。进一步地，所述制作方法包括：在所述鳍的部分裸露表面上设置假栅；在所述鳍的部分裸露表面上且所述假栅的两侧设置侧墙；在所述侧墙两侧的所述鳍的裸露表面上设置源/漏区；去除所述假栅；在去除所述假栅后形成的凹槽中依次填充高K介质和栅极材料，在所述沟道结构包括牺牲层的情况下，在填充所述高K介质之前，所述制作方法还包括释放纳米线的过程，在释放所述纳米线之后，所述制作方法还包括在释放所述纳米线后形成的空隙中填充依次所述高K介质和所述栅极材料。根据本申请的另一方面，提供了一种半导体结构，所述半导体结构由任一种所述的制作方法制作而成。根据本申请的另一方面，提供了一种半导体结构，所述半导体结构包括：衬底，所述衬底为Si衬底或SOI衬底；多个应变缓冲层，沿远离所述衬底的方向依次叠置，各所述应变缓冲层的材料为Si1-xGex，任意相邻的两个所述应变缓冲层中，与所述衬底之间距离大的所述应变缓冲层中Ge的重量含量大于另一个所述应变缓冲层中Ge的重量含量，各所述应变缓冲层的厚度大于对应的所述应变缓冲层中的Ge的重量含量对应的关键厚度；至少一个导电沟道，位于所述应变缓冲层的远离所述衬底的表面上，所述导电沟道的材料包括Si、Ge和/或SiGe。进一步地，所述应变缓冲层有三个，分别为第一应变缓冲层、第二应变缓冲层和第三应变缓冲层，优选所述第一应变缓冲层中的Ge的重量含量在5～30％之间，所述第二应变缓冲层中的Ge的重量含量在15～45％之间，所述第三应变缓冲层中的Ge的重量含量在25～60％之间；进一步优选所述第一应变缓冲层的厚度在100～1000nm之间，所述第二应变缓冲层的厚度在200～1000nm之间，所述第二应变缓冲层的厚度在500～1500nm之间。进一步地，与所述衬底距离最大的所述应变缓冲层包括平坦部和突出部，所述突出部位于所述平坦部的远离所述衬底的表面上，所述导电沟道位于所述突出部的远离所述平坦部的表面上，所述半导体结构还包括：衬垫层，位于所述突出部的两侧侧壁上以及所述平坦部的部分裸露表面上；浅槽隔离区，位于所述衬垫层两侧的所述平坦部的裸露表面上；源/漏区，位于所述导电沟道两侧且位于所述平坦部的远离所述衬底的表面上；栅极，位于所述导电沟道的远离所述应变缓冲层的表面上，在所述半导体结构包括多个导电沟道的情况下，任意两个所述导电沟道之间具有空隙，所述栅极还位于所述空隙中；高K介质，位于所述栅极的两侧以及所述栅极与所述应变缓冲层之间，在所述半导体结构包括多个导电沟道的情况下，所述高K介质还位于所述空隙中且位于所述栅极的外周；侧墙，位于所述导电沟道的远离所述应变缓冲层的表面上且位于所述高K介质的两侧。应用本申请的技术方案，上述的制作方法中，在衬底和导电沟道层之间设置了多个应变缓冲层，并且，第一应变缓冲层的厚度大于其对应的关键厚度，这样该应变缓冲层中的缺陷较多，由于第一应变缓冲层上设置的应变缓冲层中的Ge的重量含量比第一应变缓冲层中的Ge的重量含量高，这样可以使得缺陷在第一应变缓冲层上的应变缓冲层中的缺陷较少，使从而对后续设置的导电沟道层的影响较小，使得导电沟道层中的缺陷较少，保证了器件具有较好的性能。附图说明构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：图1示出了现有技术中的一种线位错缺陷的TEM图；图2是示出了现有技术中的一种制作方法得到的鳍的TEM图；图3至图13示出本申请的半导体结构在制作过程中的结构示意图。其中，上述附图包括以下附图标记：10、衬底；20、第一应变缓冲层；30、第二应变缓冲层；40、第三应变缓冲层；41、平坦部；42、突出部；50、沟道结构；51、牺牲层；52、导电沟道层；500、鳍；60、衬垫材料；61、衬垫层；70、浅槽隔离材料本文档来自技高网...

【技术保护点】
1.一种半导体结构的制作方法，其特征在于，包括：在衬底上依次设置多个应变缓冲层，各所述应变缓冲层的材料为SiGe，任意相邻的两个所述应变缓冲层中，与所述衬底之间距离大的所述应变缓冲层中Ge的重量含量大于另一个所述应变缓冲层中Ge的重量含量，与所述衬底距离最小的所述应变缓冲层为第一应变缓冲层，所述第一应变缓冲层的厚度大于所述第一应变缓冲层中的Ge的重量含量对应的关键厚度，所述衬底为Si衬底或SOI衬底；在与所述衬底距离最大的所述应变缓冲层的裸露表面上设置沟道结构，所述沟道结构包括导电沟道层，所述导电沟道层的材料包括Si、Ge和/或SiGe。

【技术特征摘要】
1.一种半导体结构的制作方法，其特征在于，包括：在衬底上依次设置多个应变缓冲层，各所述应变缓冲层的材料为SiGe，任意相邻的两个所述应变缓冲层中，与所述衬底之间距离大的所述应变缓冲层中Ge的重量含量大于另一个所述应变缓冲层中Ge的重量含量，与所述衬底距离最小的所述应变缓冲层为第一应变缓冲层，所述第一应变缓冲层的厚度大于所述第一应变缓冲层中的Ge的重量含量对应的关键厚度，所述衬底为Si衬底或SOI衬底；在与所述衬底距离最大的所述应变缓冲层的裸露表面上设置沟道结构，所述沟道结构包括导电沟道层，所述导电沟道层的材料包括Si、Ge和/或SiGe。2.根据权利要求1所述的制作方法，其特征在于，设置各所述应变缓冲层的过程包括：在所述衬底的表面上设置预应变缓冲层；对所述预应变缓冲层进行退火，形成所述应变缓冲层。3.根据权利要求1或2所述的制作方法，其特征在于，多个所述应变缓冲层中，与所述衬底距离最大的所述应变缓冲层为顶层应变缓冲层，设置所述顶层应变缓冲层的过程还包括：对退火后形成的所述应变缓冲层进行平坦化处理。4.根据权利要求2所述的制作方法，其特征在于，所述退火的温度在750～950℃之间，所述退火的时间在5～30min之间，所述退火的氛围包括氮气和氢气。5.根据权利要求1所述的制作方法，其特征在于，所述应变缓冲层有三个，分别为第一应变缓冲层、第二应变缓冲层和第三应变缓冲层，优选所述第一应变缓冲层的材料为Si1-xGex，5％≤x≤30％，所述第二应变缓冲层的材料为Si1-yGey，15％≤y≤45％，所述第三应变缓冲层的材料为Si1-zGez，25％≤z≤60％；进一步优选所述第一应变缓冲层的厚度在100～1000nm之间，所述第二应变缓冲层的厚度在200～1000nm之间，所述第二应变缓冲层的厚度在500～1500nm之间。6.根据权利要求1所述的制作方法，其特征在于，所述制作方法还包括：在所述沟道结构的裸露表面上设置预盖帽层，所述预盖帽层的材料为Si。7.根据权利要求1所述的制作方法，其特征在于，所述制作方法还包括：对所述沟道结构和部分所述应变缓冲层进行刻蚀，形成鳍；在所述鳍的裸露表面上以及与所述衬底距离最大的所述应变缓冲层的裸露表面上设置衬垫材料；在所述衬垫材料的裸露表面上设置浅槽隔离材料；刻蚀去除部分所述浅槽隔离材料以及部分所述衬垫材料，保留位于刻蚀后的所述应变缓冲层的两侧的所述衬垫材料以及所述浅槽隔离材料。8.根据权利要求7所述的制作方法，其特征在于，所述衬垫的材料包括Si3N4。9.根据权利要求7所述的制作方法，其特征在于，所述制作方法包括：在所述鳍的部分裸露表面上设置假栅；在所...

【专利技术属性】
技术研发人员：李永亮，王晓磊，杨红，马雪丽，李超雷，王文武，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11