地址扩展电路和具有该电路的I2C通信接口芯片制造技术

本实用新型专利技术提供了一种地址扩展电路和具有该电路的I2C通信接口芯片，第一触发模块根据第一信号和第二信号产生触发信号，第一信号为延时后的地址信号，第二信号为时钟线接口端输出的时钟信号；第二触发模块根据第一信号、第二信号和触发信号产生第一地址信号；第三触发模块根据第一信号、第二信号和触发信号产生第二地址信号；第四触发模块根据第一信号、第二信号和触发信号产生第三地址信号；地址编码器根据第一地址信号、第二地址信号和第三地址信号生成地址编码，且当地址端分别与电源端、接地端、数据线接口端和时钟线接口端相连时，地址编码器生成的地址编码各不相同，从而可以在不增加端口的情况下，实现芯片地址的扩展。

Address Extension Circuit and I2C Communication Interface Chip with the Circuit

The utility model provides an address expansion circuit and an I2C communication interface chip with the circuit. The first trigger module generates a trigger signal based on the first signal and the second signal. The first signal is a delayed address signal, and the second signal is a clock signal output from the clock line interface terminal. The second trigger module generates a first address based on the first signal, the second signal and the trigger signal. The third trigger module generates the second address signal according to the first signal, the second signal and the trigger signal; the fourth trigger module generates the third address signal according to the first signal, the second signal and the trigger signal; the address coder generates the address code according to the first address signal, the second address signal and the third address signal, and the address terminal and the power terminal, the grounding terminal and the number of the three address signals, respectively. When the line interface is connected to the clock interface, the address codes generated by the address coder are different, so that the chip address can be expanded without increasing the port.

【技术实现步骤摘要】
地址扩展电路和具有该电路的I2C通信接口芯片
本技术涉及I2C通信
，更具体地说，涉及一种地址扩展电路和具有该电路的I2C通信接口芯片。
技术介绍
I2C(Inter-IntegratedCircuit)总线是由飞利浦公司开发的一种同步串行总线，其通过串行数据线SDA和串行时钟线SCL实现器件之间的数据传输。其中，初始化I2C总线的数据传输并产生允许传输的时钟信号的器件被称为主机，任何被寻址即被输送或被输出数据的器件被称为从机。其中，为了便于主机访问，每个从机的都要有一个唯一的地址。而为了让I2C总线挂载更多的从机，常用的做法是对从机的地址进行扩展。例如，现有的一种可作为从机的I2C通信接口芯片，采用一个单独的端口作为器件的地址端ADDR，并将地址端ADDR与接地端GND或电源端VDD连接，来区分器件的地址。但是，即便如此，一个器件也仅仅只有两个地址可供选择，必然会出现由于器件地址选择过少而导致地址出现冲突的情况，然而，若通过增加地址端ADDR的数量来实现地址的扩展，那么，芯片尺寸和测试时间等也会相应增加，从而导致芯片的成本有所增加。
技术实现思路
有鉴于此，本技术提供了一种地址扩展电路和具有该电路的I2C通信接口芯片，以对I2C通信接口芯片的可供选择地址进行扩展。为实现上述目的，本技术提供如下技术方案：一种地址扩展电路，应用于具有I2C通信接口的芯片，所述芯片包括至少一个地址端、电源端、接地端、数据线接口端和时钟线接口端，所述数据线接口端与I2C总线中的串行数据线相连，所述时钟线接口端与所述I2C总线中的串行时钟线相连，所述地址扩展电路包括至少一个触发器组和地址编码器，所述触发器组包括第一触发模块至第四触发模块；所述第一触发模块用于根据第一信号和第二信号产生触发信号，所述第一信号为与对应的所述地址端相连的延时电路输出的延时后的地址信号，所述第二信号为所述时钟线接口端输出的时钟信号；所述第二触发模块用于根据所述第一信号、所述第二信号和所述触发信号，产生第一地址信号；所述第三触发模块用于根据所述第一信号、所述第二信号和所述触发信号，产生第二地址信号；所述第四触发模块用于根据所述第一信号、所述第二信号和所述触发信号，产生第三地址信号；所述地址编码器用于根据所述第一地址信号、所述第二地址信号和所述第三地址信号生成地址编码，且当所述地址端分别与所述电源端、所述接地端、所述数据线接口端和所述时钟线接口端相连时，所述地址编码器生成的地址编码各不相同。可选地，所述第一触发模块包括第一触发器；所述第二触发模块包括第二触发器、第一与门至第三与门；所述第三触发模块包括第三触发器、第一反相器、第二反相器、第四与门至第六与门；所述第一触发器为上升沿触发的异步复位触发器，所述第二触发器至所述第三触发器为下降沿触发的异步置位触发器；所述第一触发器的输入端通过所述延时电路与所述地址端相连，所述第一触发器至所述第三触发器的时钟信号端都与所述时钟线接口端相连；所述第一与门的第一输入端与所述第一触发器的输出端相连，所述第一与门的第二输入端与所述第一触发器的输入端相连；所述第二与门的第一输入端与所述第二触发器的输出端相连，所述第二与门的第二输入端与所述第一与门的输出端相连，所述第二与门的输出端与所述第二触发器的输入端相连；所述第三与门的第一输入端与所述第二触发器的输出端相连，所述第三与门的第二输入端与所述第一与门的输出端相连，所述第三与门的输出端与所述地址编码器相连；所述第一反相器的输入端与所述第一触发器的输出端相连，所述第二反相器的输入端与所述第一触发器的输入端相连，所述第四与门的第一输入端与所述第一反相器的输出端相连，所述第四与门的第二输入端与所述第二反相器的输出端相连；所述第五与门的第一输入端与所述第三触发器的输出端相连，所述第五与门的第二输入端与所述第四与门的输出端相连，所述第五与门的输出端与所述第三触发器的输入端相连；所述第六与门的第一输入端与所述第三触发器的输出端相连，所述第六与门的第二输入端与所述第四与门的输出端相连，所述第六与门的输出端与所述地址编码器相连。可选地，所述第四触发模块包括第四触发器、第三反相器、第七与门至第九与门，所述第四触发器为下降沿触发的异步置位触发器；所述第四触发器的时钟信号端与所述时钟线接口端相连；所述第三反相器的输入端与所述第一触发器的输出端相连，所述第三反相器的输出端与所述第七与门的第一输入端相连；所述第七与门的第二输入端与所述第一触发器的输入端相连；所述第八与门的第一输入端与所述第四触发器的输出端相连，所述第八与门的第二输入端与所述第七与门的输出端相连，所述第八与门的输出端与所述第四触发器的输入端相连；所述第九与门的第一输入端与所述第四触发器的输出端相连，所述第九与门的第二输入端与所述第七与门的输出端相连，所述第九与门的输出端与所述地址编码器相连。可选地，所述第四触发模块包括第五触发器、同或门、第十与门和第十一与门，所述第五触发器为下降沿触发的异步置位触发器；所述第五触发器的时钟信号端与所述时钟线接口端相连；所述同或门的第一输入端与所述第一触发器的输出端相连，所述同或门的第二输入端与所述第一触发器的输入端相连；所述第十与门的第一输入端与所述第五触发器的输出端相连，所述第十与门的第二输入端与所述同或门的输出端相连，所述第十与门的输出端与所述第五触发器的输入端相连；所述第十一与门的第一输入端与所述第五触发器的输出端相连，所述第十一与门的第二输入端与所述同或门的输出端相连，所述第十一与门的输出端与所述地址编码器相连。可选地，还包括第五触发模块，所述第五触发模块用于根据所述第一信号、所述第二信号和所述触发信号，产生第四地址信号；所述地址编码器用于根据所述第一地址信号、所述第二地址信号、所述第三地址信号和所述第四地址信号生成地址编码。可选地，所述第四触发模块包括第四触发器、第三反相器、第七与门至第九与门时，所述第五触发模块包括第五触发器、同或门、第十与门和第十一与门，所述第五触发器为下降沿触发的异步置位触发器；所述第五触发器的时钟信号端与所述时钟线接口端相连；所述同或门的第一输入端与所述第一触发器的输出端相连，所述同或门的第二输入端与所述第一触发器的输入端相连；所述第十与门的第一输入端与所述第五触发器的输出端相连，所述第十与门的第二输入端与所述同或门的输出端相连，所述第十与门的输出端与所述第五触发器的输入端相连；所述第十一与门的第一输入端与所述第五触发器的输出端相连，所述第十一与门的第二输入端与所述同或门的输出端相连，所述第十一与门的输出端与所述地址编码器相连。可选地，所述第四触发模块包括第五触发器、同或门、第十与门和第十一与门时，所述第五触发模块包括第四触发器、第三反相器、第七与门至第九与门，所述第四触发器为下降沿触发的异步置位触发器；所述第四触发器的时钟信号端与所述时钟线接口端相连；所述第三反相器的输入端与所述第一触发器的输出端相连，所述第三反相器的输出端与所述第七与门的第一输入端相连；所述第七与门的第二输入端与所述第一触发器的输入端相连；所述第八与门的第一输入端与所述第四触发器的输出端相连，所述第八与门的第二输入端与所述第七与门的输出端相连，所述第八与门的输出端与所述本文档来自技高网...

【技术保护点】
1.一种地址扩展电路，应用于具有I2C通信接口的芯片，所述芯片包括至少一个地址端、电源端、接地端、数据线接口端和时钟线接口端，所述数据线接口端与I2C总线中的串行数据线相连，所述时钟线接口端与所述I2C总线中的串行时钟线相连，其特征在于，所述地址扩展电路包括至少一个触发器组和地址编码器，所述触发器组包括第一触发模块至第四触发模块；所述第一触发模块用于根据第一信号和第二信号产生触发信号，所述第一信号为与对应的所述地址端相连的延时电路输出的延时后的地址信号，所述第二信号为所述时钟线接口端输出的时钟信号；所述第二触发模块用于根据所述第一信号、所述第二信号和所述触发信号，产生第一地址信号；所述第三触发模块用于根据所述第一信号、所述第二信号和所述触发信号，产生第二地址信号；所述第四触发模块用于根据所述第一信号、所述第二信号和所述触发信号，产生第三地址信号；所述地址编码器用于根据所述第一地址信号、所述第二地址信号和所述第三地址信号生成地址编码，且当所述地址端分别与所述电源端、所述接地端、所述数据线接口端和所述时钟线接口端相连时，所述地址编码器生成的地址编码各不相同。

【技术特征摘要】
1.一种地址扩展电路，应用于具有I2C通信接口的芯片，所述芯片包括至少一个地址端、电源端、接地端、数据线接口端和时钟线接口端，所述数据线接口端与I2C总线中的串行数据线相连，所述时钟线接口端与所述I2C总线中的串行时钟线相连，其特征在于，所述地址扩展电路包括至少一个触发器组和地址编码器，所述触发器组包括第一触发模块至第四触发模块；所述第一触发模块用于根据第一信号和第二信号产生触发信号，所述第一信号为与对应的所述地址端相连的延时电路输出的延时后的地址信号，所述第二信号为所述时钟线接口端输出的时钟信号；所述第二触发模块用于根据所述第一信号、所述第二信号和所述触发信号，产生第一地址信号；所述第三触发模块用于根据所述第一信号、所述第二信号和所述触发信号，产生第二地址信号；所述第四触发模块用于根据所述第一信号、所述第二信号和所述触发信号，产生第三地址信号；所述地址编码器用于根据所述第一地址信号、所述第二地址信号和所述第三地址信号生成地址编码，且当所述地址端分别与所述电源端、所述接地端、所述数据线接口端和所述时钟线接口端相连时，所述地址编码器生成的地址编码各不相同。2.根据权利要求1所述的地址扩展电路，其特征在于，所述第一触发模块包括第一触发器；所述第二触发模块包括第二触发器、第一与门至第三与门；所述第三触发模块包括第三触发器、第一反相器、第二反相器、第四与门至第六与门；所述第一触发器为上升沿触发的异步复位触发器，所述第二触发器至所述第三触发器为下降沿触发的异步置位触发器；所述第一触发器的输入端通过所述延时电路与所述地址端相连，所述第一触发器至所述第三触发器的时钟信号端都与所述时钟线接口端相连；所述第一与门的第一输入端与所述第一触发器的输出端相连，所述第一与门的第二输入端与所述第一触发器的输入端相连；所述第二与门的第一输入端与所述第二触发器的输出端相连，所述第二与门的第二输入端与所述第一与门的输出端相连，所述第二与门的输出端与所述第二触发器的输入端相连；所述第三与门的第一输入端与所述第二触发器的输出端相连，所述第三与门的第二输入端与所述第一与门的输出端相连，所述第三与门的输出端与所述地址编码器相连；所述第一反相器的输入端与所述第一触发器的输出端相连，所述第二反相器的输入端与所述第一触发器的输入端相连，所述第四与门的第一输入端与所述第一反相器的输出端相连，所述第四与门的第二输入端与所述第二反相器的输出端相连；所述第五与门的第一输入端与所述第三触发器的输出端相连，所述第五与门的第二输入端与所述第四与门的输出端相连，所述第五与门的输出端与所述第三触发器的输入端相连；所述第六与门的第一输入端与所述第三触发器的输出端相连，所述第六与门的第二输入端与所述第四与门的输出端相连，所述第六与门的输出端与所述地址编码器相连。3.根据权利要求1或2所述的地址扩展电路，其特征在于，还包括第五触发模块，所述第五触发模块用于根据所述第一信号、所述第二信号和所述触发信号，产生第四地址信号；所述地址编码器用于根据所述第一地址信号、所述第二地址信号、所述第三地址信号和所述第四地址信号生成地址编码。4.根据权利要求3所述的地址扩展电路，其特征在于，所述第四触发模块包括第四触发器、第三反相器、第七与门至第九与门，所述第四触发器为下降沿触发的异步置位触发器；所述第四触发器的时钟信号端与所述时钟线接口端相连；所述第三反相器的输入端与所述第一触发器...

【专利技术属性】
技术研发人员：张忠，高桂华，祝尊震，
申请(专利权)人：上海艾为电子技术股份有限公司，
类型：新型
国别省市：上海,31