延时电路制造技术

本申请公开一种延时电路，包括：电源、第一PMOS管、反相器、电流源和电容；还包括控制开关，控制开关连接在第一PMOS管的漏极和电流源的第一端之间，并按时序间断控制导通和关断第一PMOS管的漏极和电流源的第一端的连接；电流源的第二端接地。由于增加设置了一个控制开关，所述控制开关连接在电路中，并按时序间断控制导通和关断其所在电路，从而将延时电路中电容连续的充放电过程转变为离散的充放电过程，从而延长延时电路的延时时间，以便于减小延时电路中电容的大小，进而减小电路整体的占用面积。

Delay Circuit

This application discloses a delay circuit, including a power supply, a first PMOS transistor, a phase inverter, a current source and a capacitor; also includes a control switch, which is connected between the drain of the first PMOS transistor and the first end of the current source, and intermittently controls the connection between the drain of the first PMOS transistor and the first end of the current source in time sequence; and the second end of the current source is grounded. Because a control switch is added, the control switch is connected in the circuit, and the circuit in which it is connected is controlled intermittently and turned on and off in time sequence, thus transforming the continuous charging and discharging process of capacitance in the delay circuit into a discrete charging and discharging process, thereby prolonging the delay time of the delay circuit, so as to reduce the size of capacitance in the delay circuit and thereby reduce the overall occupation of the circuit. Use area.

【技术实现步骤摘要】
延时电路
本技术涉及集成电路
，尤其涉及一种延时电路。
技术介绍
延时电路是集成电路中的重要组成部分。高性能高精度的延时电路能够极大地提高集成电路地性能。延时电路根据时序要求来设计，保证信号传输在顺序的先后。例如，LED(Light-EmittingDiode，发光二极管)驱动芯片的应用场景中，MCU(微控制单元，MicrocontrollerUnit)控制LED芯片，如果为处理并行任务发出中断信号，并且中断信号导致使能信号长时间保持低电平，则可能导致芯片被误关闭。所以在外部使能和芯片内部使能之间设计一定的延时来防止芯片被误关断。如果中断时间比较长，而芯片延时不够长，那芯片可能会被中断信号直接关断。传统的延时电路通常采用电容充放电延时结构，在实现延时时间较大的情况时，存在电路占用面积较大的问题。
技术实现思路
有鉴于此，本技术提供一种延时电路，以解决现有技术中延时电路在实现延时时间较大的情况时，存在的电路占用面积较大的问题。为实现上述目的，本技术提供如下技术方案：一种延时电路，包括：电源、第一PMOS管、反相器、电流源和电容；所述第一PMOS管的源极与所述电源相连；所述第一PMOS管的漏极与所述反相器的一端、所述电容的一端相连；所述反相器的另一端作为所述延时电路的输出端；所述电容的另一端接地；所述第一PMOS管的栅极作为所述延时电路的输入端，接收输入电压；其中，所述延时电路还包括控制开关，所述控制开关连接在所述第一PMOS管的漏极和所述电流源的第一端之间，并按时序间断控制导通和关断所述第一PMOS管的漏极和所述电流源的第一端的连接；所述电流源的第二端接地。一种延时电路，包括：电源、第一NMOS管、反相器、电流源和电容；所述第一NMOS管的源极接地；所述第一NMOS管的漏极与所述反相器的一端、所述电容的一端相连；所述反相器的另一端作为所述延时电路的输出端；所述电容的另一端接地；所述第一NMOS管的栅极作为所述延时电路的输入端，接收输入电压；所述电流源的第一端与所述电源相连；其中，所述延时电路还包括控制开关，所述控制开关连接在所述第一NMOS管的漏极和所述电流源的第二端之间，并按时序间断控制导通和关断所述第一NMOS管的漏极和所述电流源IREF的第二端的连接。经由上述的技术方案可知，本技术提供的延时电路，在电路中增加设置一个控制开关，所述控制开关连接在电路中，并按时序间断控制导通和关断其所在电路，从而将延时电路中电容连续的充放电过程转变为离散的充放电过程，从而延长延时电路的延时时间，以便于减小延时电路中电容的大小，进而减小电路整体的占用面积。附图说明为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为现有技术中的电容充放电延时电路结构示意图；图2为本技术实施例提供的一种PMOS管作为输入管的延时电路结构示意图；图3为本技术实施例提供的另一种PMOS管作为输入管的延时电路结构示意图；图4为本技术实施例提供的另一种PMOS管作为输入管的延时电路结构示意图；图5为本技术实施例提供的另一种PMOS管作为输入管的延时电路结构示意图；图6为本技术实施例提供的另一种PMOS管作为输入管的延时电路结构示意图；图7为本技术实施例提供的另一种PMOS管作为输入管的延时电路结构示意图；图8为本技术实施例提供的另一种PMOS管作为输入管的延时电路结构示意图；图9为本技术实施例提供的一种NMOS管作为输入管的延时电路结构示意图；图10为本技术实施例提供的另一种NMOS管作为输入管的延时电路结构示意图；图11为本技术实施例提供的另一种NMOS管作为输入管的延时电路结构示意图；图12为本技术实施例提供的另一种NMOS管作为输入管的延时电路结构示意图。具体实施方式正如
技术介绍
部分所述，现有技术中的电容充放电延时电路在实现延时时间较大的情况时，存在电路占用面积较大的问题。专利技术人发现出现上述现象的原因是，如图1所示，图1为现有技术中电容充放电延时电路结构示意图；假设反相器的翻转电压为V，那么延时时间为：从公式中可以看出，要想增加延时时间，可以通过增加电容的容值、增大VDD或减小反相器的翻转电压V；然而反相器的反转电压其实就是MOS管的阈值电压VTH，这个VTH与温度和工艺有关，数值在0.7V～1V左右，设计上是很难改变VTH的。而理论上提高VDD是可以增加延时时间的，但是对于数字逻辑电路而言电压域在1.8V～5.5V。如果将VDD增加到5.5V，延时也只是仅仅扩大了2.75倍，但是此时VIN信号的电压域没有改变，那么VIN的高电平对于MP来讲可能就不是高电平了，MP会一直导通，电路就失效了。所以提高VDD，还需要提高输入信号VIN电压域。而通过增加电容的容值，则电容占据芯片的面积较大，假如VDD＝2V，翻转电压V＝1V，放电电流IC＝10nA，为了达到2ms的延时，此时需要20pF的电容，这样的面积开销是不可接受的。基于此，本技术提供一种新的延时电路。下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。请参见图2，图2为本技术实施例提供的一种PMOS管作为输入管的延时电路结构示意图，所述延时电路包括：电源VDD、第一PMOS管MP、反相器11、电流源IREF和电容Cd；第一PMOS管MP的源极与电源VDD相连；第一PMOS管MP的漏极与反相器11的一端、电容Cd的一端相连；反相器11的另一端作为延时电路的输出端；电容Cd的另一端接地；第一PMOS管MP的栅极作为延时电路的输入端，接收输入电压VIN；其中，延时电路还包括控制开关K，控制开关K连接在第一PMOS管MP的漏极和电流源IREF的第一端之间，并按时序间断控制导通和关断第一PMOS管MP的漏极和电流源IREF的第一端的连接；电流源IREF的第二端接地。本实施例中，在第一PMOS管MP和电流源IREF之间增加设置一个控制开关K，控制开关K连接在电路中，并按时序间断控制导通和关断其所在电路，从而将延时电路中电容连续的充放电过程转变为离散的充放电过程，从而延长延时电路的延时时间，以便于减小延时电路中电容的大小，进而减小电路整体的占用面积。本实施例中不限定控制开关K的具体结构，只要能够实现间断控制电路的导通和关断即可，本实施例中对此不做限定。可选的，如图3所示，图3为本技术实施例提供的另一种PMOS管作为输入管的延时电路结构示意图。本实施例中控制开关K包括第一开关管MSW，第一开关管MSW的栅极接收方波信号OSC；第一开关管MSW的漏极与第一PMOS管MP的漏极相连；第一开关管MSW的源极与电流源IREF的第一端相连。本实施例中，第一开关管MSW为第一NMOS管MSW本文档来自技高网...

【技术保护点】
1.一种延时电路，其特征在于，包括：电源、第一PMOS管、反相器、电流源和电容；所述第一PMOS管的源极与所述电源相连；所述第一PMOS管的漏极与所述反相器的一端、所述电容的一端相连；所述反相器的另一端作为所述延时电路的输出端；所述电容的另一端接地；所述第一PMOS管的栅极作为所述延时电路的输入端，接收输入电压；其中，所述延时电路还包括控制开关，所述控制开关连接在所述第一PMOS管的漏极和所述电流源的第一端之间，并按时序间断控制导通和关断所述第一PMOS管的漏极和所述电流源的第一端的连接；所述电流源的第二端接地。

【技术特征摘要】
1.一种延时电路，其特征在于，包括：电源、第一PMOS管、反相器、电流源和电容；所述第一PMOS管的源极与所述电源相连；所述第一PMOS管的漏极与所述反相器的一端、所述电容的一端相连；所述反相器的另一端作为所述延时电路的输出端；所述电容的另一端接地；所述第一PMOS管的栅极作为所述延时电路的输入端，接收输入电压；其中，所述延时电路还包括控制开关，所述控制开关连接在所述第一PMOS管的漏极和所述电流源的第一端之间，并按时序间断控制导通和关断所述第一PMOS管的漏极和所述电流源的第一端的连接；所述电流源的第二端接地。2.根据权利要求1所述的延时电路，其特征在于，所述控制开关包括第一开关管，所述第一开关管的栅极接收方波信号；所述第一开关管的漏极与所述第一PMOS管的漏极相连；所述第一开关管的源极与所述电流源的第一端相连。3.根据权利要求2所述的延时电路，其特征在于，所述第一开关管为第一NMOS管。4.根据权利要求3所述的延时电路，其特征在于，所述电流源包括：电流偏置模块、偏置电流源、第二NMOS管、第三NMOS管；其中，所述电流偏置模块与所述偏置电流源的第一端相连；所述偏置电流源的第二端与所述第二NMOS管的漏极、栅极、以及所述第三NMOS管的栅极相连；所述第二NMOS管的源极接地；所述第三NMOS管的漏极与所述第一NMOS管的源极相连；所述第三NMOS管的源极接地。5.根据权利要求4所述的延时电路，其特征在于，还包括电压跟随电路；所述电压跟随电路连接在所述第一NMOS管的源极与所述第一PMOS管的漏极之间，所述电压跟随电路用于在所述方波信号由低变高时，使所述第一NMOS管的源极电压跟随所述第一PMOS管的漏极的电压。6.根据权利要求5所述的延时电路，其特征在于，所述电压跟随电路包括：第四NMOS管、第二PMOS管、第一电流源、阻抗、第一反向控制开关和第二反向控制开关；所述第一反向控制开关和所述第二反向控制开关的控制信号与所述方波信号的电平信号反相；所述第四NMOS管的源极与所述第一NMOS管的源极相连；所述第四NMOS管的漏极与所述阻抗的一端相连；所述阻抗的另一端连接所述电源；所述第四NMOS管的栅极与所述第一反向控制开关的一端相连；所述电源与所述第二反向控制开关的一端相连，所述第二反向控制开关的另一端与所述第一电流源的第一端相连；所述第一电流源的第二端与所述第一反向控制开关的另一端相连，并连接至所述第二PMOS管的源极；所述第二PMOS管的漏极接地；所述第二PMOS管的栅极连接所述第一PMOS管的漏极。7.根据权利要求6所述的延时电路，其特征在于，所述阻抗为电阻；或者，所述阻抗包括偏置在饱和区的晶体管；当所述阻抗包括晶体管时，所述晶体管的源极与所述电源相连；所述晶体管的漏极与所述第四NMOS管的漏极相连；所述晶体管的栅极接收偏置电压控制。8.根据权利要求5所述的延时电路，其特征在于，所述电压跟随电路包括：运算放大器；所述运算放大器的正相输入端与所述第一NMOS管的源极相连；所述运算放大器的反相输入端与所述运算放大器的输出端相连，并连接至所述第一PMOS管的漏极。9.一种延时电...

【专利技术属性】
技术研发人员：殷晓文，李冬超，
申请(专利权)人：上海艾为电子技术股份有限公司，
类型：新型
国别省市：上海,31