用于低噪声全数字锁相环的高线性数字时间转换器制造技术

本发明专利技术涉及一种用于根据与电容器阵列DAC相关的数字输入码产生完美地呈线性的模拟输出电压的装置和方法。具有n个电容器的阵列被分为分别具有x个和n‑x个电容器的第一和第二阵列。在第一相，所述x和n‑x个电容器分别与第一和第二电容器并联，以分别构成第一和第二组电容器。在第二相，分别对所述第一和第二组进行充电。在第三相，将所述充电后的电容器相互连接，以获得通过所述第二电容器的所述模拟输出电压，所述模拟输出电压根据与x位数字输入对应的数字输入码x而呈线性变化。在第四相，将所述第二电容器从其它电容器断连，并通过恒流源进行充电或放电。

High Linear Digital Time Converter for Low Noise All-Digital Phase-Locked Loop

The invention relates to an apparatus and a method for generating perfectly linear analog output voltage based on digital input codes associated with capacitor array DAC. Arrays with n capacitors are divided into first and second arrays with X and n_x capacitors, respectively. In the first phase, the X and n_x capacitors are connected in parallel with the first and second capacitors to form the first and second groups of capacitors, respectively. In the second phase, the first and second groups are charged respectively. In the third phase, the charged capacitors are interconnected to obtain the analog output voltage described by the second capacitor, which varies linearly according to the digital input code x corresponding to the x-bit digital input. In the fourth phase, the second capacitor is disconnected from other capacitors and charged or discharged by a constant current source.

【技术实现步骤摘要】
【国外来华专利技术】用于低噪声全数字锁相环的高线性数字时间转换器
本专利技术涉及数字锁相环领域，更具体地，涉及一种用于低噪声全数字锁相环的线性数字时间转换器。
技术介绍
需要高分辨率、高线性、低噪声和低功率的数字时间转换器(digital-to-timeconverter，DTC)来基于二进制检相器(binaryphasedetector，BPD)实施高性能的小数N全数字锁相环(alldigitalphaselockedloop，ADPLL)。积分非线性(integral-non-linearity，INL)方面的线性规范在用于无线应用的ADPLL中很难满足，因为ADPLL的输出杂波等级取决于INL。此外，噪声规范非常严格，因为DTC噪声被增加到参考噪声中并且有助于ADPLL的输出相位噪声。DTC，通常还称为延迟线，是在其输入处接收时钟信号和数字控制字并在其输出处生成其输入时钟信号的延迟副本的电子电路。DTC的基本元件是可变延迟元件。如果延迟调谐是线性的，则可以实现高线性DTC，并且仅两个点就足以进行校准。在D.Tasca、M.Zanuso、G.Marzin、S.Levantino、C.Samori和A.L.Lacaita在IEEEJ.固态电路杂志(IEEEJ.Solid-StateCircuits)第46卷第12期第2745-2758页(2011年12月)发表的“具有bang-bang检相器和4.5mW功率的集成560fsrms的抖动的2.9至4.0GHz小数N数字PLL(A2.9-to-4.0GHzfractional-NdigitalPLLwithbang-bangphasedetectorand560fsrmsintegratedjitterat4.5mWpower)”中所见的大部分现有DTC使用一种粗糙/精细架构来实施。虽然这简化了构造，但是粗糙/精细架构本身容易发生线性问题和非单调行为，特别是在精细与粗糙控制之间进行转换时，并且经常需要复杂校准来对齐精细和粗糙部件。其它延迟线，例如在M.Zanuso、S.Levantino、C.Samori和A.L.Lacaita在IEEEJ.固态电路杂志(IEEEJ.Solid-StateCircuits)第46卷第3期第627-638页(2011年3月)发表的“具有相位插值分路器和数字杂波消除的宽带3.6GHz数字ΔΣ小数NPLL(Awideband3.6GHzdigitalΔΣfractional-NPLLwithphaseinterpolationdivideranddigitalspurcancellation)”中所见的延迟线，使用包括数字逆变器的延迟级来实施，其中所需延迟由输出处的复用器选择。但是，这些延迟线遇到的标准问题是逆变器、高电流消耗和加性噪声之间的匹配性差。另一种延时线利用对电容器充电的电流源所产生的电压斜坡，其中比较器在电容器的电压达到阈值电压电平时进行标记。可变延迟可以由以下项产生：—开关电容器，如图1所描绘，在N.Pavlovic和J.Bergervoet在2011年2月的IEEE国际固态电路会议(IEEEInternationalSolid-StateCircuitsConference)(ISSCC)第54-56、20-24页发表的“基于数字时间转换器的5.3GHz小数N全数字PLL(A5.3GHzdigital-to-time-converter-basedfractional-Nall-digitalPLL)”中所见；—开关电流源，如图2所描绘，在R.B.Staszewski、K.Waheed、S.Vemulapalli、F.Dulger、J.Wallberg、Chih-MingHung和O.Eliezer在2011年2月的IEEE国际固态电路会议(IEEEInternationalSolid-StateCircuitsConference)(ISSCC)第52-54、20-24页发现的“用于移动电话的65nm无杂波全数字PLL(Spur-freeall-digitalPLLin65nmformobilephones)”中所见；以及—开关电容器和开关电流源的组合，如图3所描绘。这三种可能性都产生斜度可变的电压斜坡。然而，当可变斜度斜坡在阈值比较器的输入处时，比较器的固有非线性行为会使线性大大降低，如图4所描绘，在M.Daga和D.Auvergne在1999年1月的IEEE固态电路杂志(IEEEJournalofSolid-StateCircuits)中发现的“亚微米CMOS逻辑的综合延迟宏建模(Acomprehensivedelaymacromodelingforsub-micrometerCMOSlogics)”中所见。基于斜度恒定的斜坡电压的方案减小了与这一可变斜度相关的积分非线性(integralnonlinearity，INL)误差。如图5所描绘，电容器阵列数模转换器(CapacitorArrayDigitaltoAnalogConverter，CDAC)与电容器C1并联(图5a)或与电容器C2并联(图5b)，该CDAC具有2m-1个电容器用于分辨率为m位的输入码。但是在这两种配置中，电压值对数字输入码都不呈非线性关系。在图5a中，在第一相，CDAC通过开关T3将电容值Cx＝x*CLSB增加到电容器C1。在第二相，表示为充电相，则通过开关T1将电容器C1和Cx连接到电源VDD，使得电荷Q满足以下关系式：Q(x)＝VDD*(C1+x*CLSB)。在第三相，表示为共享相，关闭开关T1，通过开关T2将电容器C1和Cx连接到具有零初始电荷的电容器C2。从而得到以下方程式：但是，其中电压值Vc(x)与数字输入码x呈非线性关系。在图5b中，在第一相，CDAC通过开关T5将电容值Cx＝x*CLSB增加到电容器C2。在第二相，表示为充电相，则通过开关T1将电容器C1连接到电源VDD，使得电荷Q满足以下关系式：Q＝VDD*(C1)。在第三相，表示为共享相，关闭开关T1，通过开关T2将容器C1连接到具有零初始电荷的电容器C2和Cx。从而得到以下方程式：其中电压值Vc(x)与数字输入码x仍然呈非线性关系。假设图5的CDAC的分辨率为m位，则其由n＝2m-1个均等电容器构成。在代码x处，连接总值为x*CLSB的x个电容器，而总值为(n-x)*CLSB的剩余n-x个电容器一直连接到浮动节点，从而始终不与其它电容器(C1、C2)相连。作为使用CDAC架构来设置电压Vc(x)的替代，存在使用复杂电流控制数模转换器(digital-to-analogconverter，DAC)的方案，但是需要大面积和高功耗。此外，这种DAC具有输出噪声，该输出噪声对于ADPLL应用来说通常太高。
技术实现思路
因此，本专利技术的目的是提供一种用于产生模拟输出电压的装置和方法，所述模拟输出电压根据x位数字输入而呈线性变化；以及一种用于可调节地产生时间延迟的装置和方法，所述时间延迟开始于所述产生的模拟输出电压，所述两种装置具有简单、紧凑的设计以及低噪声、节能的配置。该目的由独立权利要求的特征来实现。更多的实施形式在从属权利要求、描述内容和附图中显而易见。根据第一方面，本专利技术涉及一本文档来自技高网...

【技术保护点】
1.一种用于从数字输入信号x产生模拟输出电压(Vc)的装置，其特征在于，所述装置包括：连接到第一节点(N1)的第一电容器(C1)；连接到第二节点(N2)的第二电容器(C2)；具有n个基本电容器的电容器阵列，所述基本电容器来自电容器阵列数模转换器(capacitor array digital‑to‑analog converter，CDAC)，所述n个基本电容器可以与所述第一电容器(C1)或所述第二电容器(C2)并联；其中在充电相，所述电容器阵列中的具有x个基本电容器的第一阵列与所述第一电容器(C1)并联，所述电容器阵列中的具有n‑x个基本电容器的第二阵列与所述第二电容器(C2)并联，x是所述数字输入信号；以及在电荷共享相，所述电容器阵列中的所述n个基本电容器与所述第一电容器(C1)和所述第二电容器(C2)并联。

【技术特征摘要】
【国外来华专利技术】1.一种用于从数字输入信号x产生模拟输出电压(Vc)的装置，其特征在于，所述装置包括：连接到第一节点(N1)的第一电容器(C1)；连接到第二节点(N2)的第二电容器(C2)；具有n个基本电容器的电容器阵列，所述基本电容器来自电容器阵列数模转换器(capacitorarraydigital-to-analogconverter，CDAC)，所述n个基本电容器可以与所述第一电容器(C1)或所述第二电容器(C2)并联；其中在充电相，所述电容器阵列中的具有x个基本电容器的第一阵列与所述第一电容器(C1)并联，所述电容器阵列中的具有n-x个基本电容器的第二阵列与所述第二电容器(C2)并联，x是所述数字输入信号；以及在电荷共享相，所述电容器阵列中的所述n个基本电容器与所述第一电容器(C1)和所述第二电容器(C2)并联。2.根据权利要求1所述的装置，其特征在于，所述具有x个基本电容器的第一阵列连接到第一端子(E1)，所述具有n-x个电容器的第二阵列连接到第二端子(E2)；所述装置还包括：多个开关元件(T1-T5)，用于根据开关顺序进行操作；其中所述开关顺序包括：—在第一相，通过所述第一端子到所述第一节点的连接将所述具有x个电容器的第一阵列与所述第一电容器(C1)并联，通过所述第二端子到所述第二节点的连接将所述具有n-x个电容器的第二阵列与所述第二电容器(C2)并联；—在所述第一相之后的第二相，对与所述第一电容器(C1)并联的所述具有x个电容器的第一阵列和与所述第二电容器(C2)并联的所述具有n-x个电容器的第二阵列分别进行充电；以及—在所述第二相之后的第三相，中断所述充电步骤，并将与所述第一电容器(C1)并联的所述具有x个电容器的第一阵列和与所述第二电容器(C2)并联的所述具有n-x个电容器的第二阵列并联，以便获得通过所述第二电容器(C2)的所述模拟输出电压(Vc)。3.根据权利要求1或2所述的装置，其特征在于，在所述第二相中，将与所述第一电容器(C1)并联的所述具有x个电容器的第一阵列充电到第一参考电压(Vref1)电平，将与所述第二电容器(C2)并联的所述具有n-x个电容器的第二阵列充电到第二参考电压(Vref2)电平。4.根据权利要求2所述的装置，其特征在于，所述多个开关元件(T1-T5)包括：第一开关元件(T1)，连接于所述第一参考电压(Vref1)与所述第一节点(N1)之间；第二开关元件(T2)，连接于所述第一节点(N1)与所述第二节点(N2)之间；第三开关元件(T3)，连接于所述第一节点(N1)与所述第一端子(E1)之间；第四开关元件(T4)，连接于所述第二参考电压(Vref2)与所述第二节点(N2)之间；以及第五开关元件(T5)，连接于所述第二节点(N2)与所述第二端子(E2)之间。5.根据权利要求4所述的装置，其特征在于：在所述第一相，所述第三和第五开关元件(T3、T5)处于导电状态，所述第二和第四开关元件(T2、T4)处于非导电状态；在所述第二相，所述第一、第三、第四和第五开关元件(T1、T3、T4、T5)处于导电状态，所述第二开关元件(T2)处于非导电状态；在所述第三相，所述第二、第三和第五开关元件(T2、T3、T5)处于导电状态，所述第一和第四开关元件(T1、T4)处于非导电状态。6.根据权利要求2所述的装置，其特征在于，所述多个开关元件(T1-T5)包括在开关模式下操作的各个晶体管。7.一种用于在充电相可调节地产生时间延迟(td)的装置，其特征在于，所述装置包括：根据权利要求1至6中的任一权利要求所述的装置；恒流源(constantcurrentsource，CCS)，用于在所述第三相之后的第四相中对始于与所述模拟输出电压(Vc)对应的初始电压值的所述第二容器(C2)进行充电，以便产生具有恒定斜度的电压斜坡；以及比较器，用于输入通过所述第二电容器(C2)的所述电压并产生所述时间延迟(td)，所述时间延迟(td)与通过所述第二电容器(C2)的所述电压所用的充电时间对应，以从所述初始电压值(Vc)开始达到所述比较器的阈值电压(Vth)。8.根据权利要求7所述的装置，其特征在于，所述初始电压值(Vc)根据与所述x位数字输入对应的x进行设置，以便低于所述比较器的所述阈值电压(Vth)。9.根据权利要求7或8所述的装置，其特征在于，所述对所述第二电容器(C2)进行充电的步骤包括：将所述第二电容器(C2)从所述第一电容器(C1)、所述具有x个电容器的第一阵列和所述具有n-x个电容器的第二阵列断连；以及通过第六开关元件(T6)将所述第二电容器(C2)连接到所述恒流源(constantcurrentsource，CCS)。10.一种用于在电流放电相可调节地产生时间延迟(td)的装置，其特征在于，所述装置包括：根据权利要求1至6中的任一权利要求所述的装置；恒流源(constantcurrentsource，CCS)，用于在所述第三相之后的第四相中对始于与所述模拟输出电压(Vc)对应的初始电压值的所述第二容器(C2)进行放电，以便产生具有恒定斜度的电压斜坡；以及比较器，用于输入通过所述第二电容器(C2)的所述电压并产生所述时间延迟(td)，所述时间延迟(td)与通过所述第二电容器(C2)的所述电压所用的放电时间对应，以从所述初始电压值(Vc)开始达到所述比较器的阈值电压(Vth)。11.根据权利要求10所述的装置，其特征在于，所述初始电压值(Vc)根据与所述x位数字输入对应的x进行设置，以便高于所述比较器的...

【专利技术属性】
技术研发人员：帕斯夸尔·拉曼纳，达尼洛·卡迪西亚尼，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：广东,44